Nederlands
Menu

Geavanceerde technologieën (3D-integratie, chiplets)

Controleer met meerkeuzevragen 3D-integratie en geavanceerde packagingtechnologieën, zoals chiplets, TSV (through-silicon via) en HBM.

Oefen 10 vragenWillekeurige vragen uit dit onderwerp · ongeveer 5 minuten Dit onderwerp oefenenAlle vragen over dit onderwerp in willekeurige volgorde Zwakke vragenAlleen de laatst fout beantwoorde vragen opnieuw oefenen

Geavanceerde technologieën (3D-integratie, chiplets): kernpunten

Nu het moeilijk wordt om de prestaties alleen met miniaturisatie te verbeteren, krijgen technieken aandacht die meerdere chips in één package combineren om de prestaties te verhogen. De aanpak waarbij kleine, per functie gescheiden chips (chiplets) worden gecombineerd, heeft ook voordelen voor yield en kosten.

3D-integratie, waarbij chips met TSV's verticaal worden gestapeld, en 2.5D-integratie, waarbij een processor en HBM naast elkaar op een interposer worden geplaatst, worden gebruikt in hoogwaardige halfgeleiders voor AI.

Alle vragen over Geavanceerde technologieën (3D-integratie, chiplets) (50)
  1. Welke uitspraak over chiplets is juist?
  2. Welke uitspraak over TSV (through-silicon via) is juist?
  3. Welke uitspraak over HBM (High Bandwidth Memory) is juist?
  4. Welke uitspraak over de rol van een silicium-interposer bij 2.5D-integratie is juist?
  5. Welke uitspraak over hybrid bonding is juist?
  6. Welke uitspraak over fan-out wafer-level packaging (FOWLP) is juist?
  7. Welke industriestandaard voor een die-to-die-interface is bedoeld om chiplets van verschillende bedrijven met elkaar te kunnen verbinden?
  8. Wat is bij 3D-integratie, waarbij chips verticaal worden gestapeld, bij uitstek een uitdaging?
  9. Welke uitspraak over SiP (system in package) is juist?
  10. Wat is het belangrijkste voordeel van het gebruik van koperen pilaren (Cu-pillars) in plaats van soldeerballen bij flip-chipverbindingen?
  11. Hoe heet de bedradingslaag die op het oppervlak van een chip of wafer wordt gevormd om de posities van elektroden door te leiden naar de posities van externe aansluitingen?
  12. Welke methode realiseert bedrading met hoge dichtheid door, in plaats van een grote silicium-interposer, alleen op de verbindingsplaats tussen chips een klein stukje silicium in te bedden?
  13. Welk voordeel hebben glassubstraten, die als vervanging van organische materialen worden overwogen als materiaal voor grote packagesubstraten van de volgende generatie?
  14. Hoe heet de techniek waarbij een switch-IC en optische zend- en ontvangstcomponenten dicht bij elkaar in hetzelfde package worden gemonteerd om de elektrische bedrading te verkorten en het vermogensverbruik te verlagen?
  15. Welke vorm van hybrid bonding maakt het mogelijk alleen chips die bij de test als goed zijn beoordeeld te selecteren en op de wafer van de tegenpartij te binden?
  16. Hoe heten de veel kleinere bumps dan gewone soldeerballen die worden gebruikt voor de verbinding tussen met TSV's gestapelde chips of tussen chip en interposer?
  17. Wat is de belangrijkste reden om bij een GPU voor AI de GPU-chip en HBM naast elkaar op één silicium-interposer te monteren?
  18. Welk voordeel heeft de methode bij 3D NAND waarbij de geheugencelarray en de perifere schakelingen op afzonderlijke wafers worden gemaakt en vervolgens op elkaar worden gebonden?
  19. Hoe heet het materiaal dat tussen chip en heat spreader (warmteverdeler) wordt aangebracht om microscopische spleten te vullen en de warmteoverdracht te verbeteren?
  20. Hoe heet de grootheid die vooral wordt gebruikt als prestatiemaat voor de verbinding tussen chiplets en die aangeeft hoeveel datatransfer per lengte van de chiprand mogelijk is?
  21. Wat is het juiste verschil tussen 2.5D- en 3D-integratie?
  22. Hoeveel DRAM-dies kunnen in een HBM-stack gewoonlijk worden gestapeld?
  23. Hoe heet het concept waarbij chips die met verschillende productieprocessen of materialen zijn gemaakt in één package worden geïntegreerd?
  24. Welke beschrijving van het gebruikelijke vormingsproces van TSV's is juist?
  25. Wat is het belangrijkste doel van de methode waarbij packages niet op ronde wafers maar gezamenlijk op grote rechthoekige panelen worden gemaakt?
  26. Wat is een juiste richtwaarde voor de dikte waartoe een wafer vanaf de achterzijde wordt geslepen om chips met TSV's te kunnen stapelen?
  27. Welke uitspraak over de verwachte voordelen van chiplets is juist?
  28. Welke eis wordt bij hybrid bonding aan de te verbinden vlakken gesteld?
  29. Welke uitspraak over de rol van de basisdie (logic die) onderaan een HBM is juist?
  30. Welk voorbeeld van een koelmethode die voor AI-packages met een hoog vermogen wordt overwogen of ingevoerd, is juist?
  31. Welke uitspraak over het basisvoordeel van 3D-integratie, waarbij chips verticaal worden gestapeld, is juist?
  32. Hoe heet het probleem dat de snelheid waarmee data uit het geheugen wordt aangeleverd de toename van de rekenprestaties van de processor niet bijhoudt en zo de totale prestaties beperkt?
  33. Welke stapelmethode, al lang gebruikt in onder meer geheugens voor smartphones, stapelt meerdere chips licht verschoven op elkaar en verbindt elk met wire bonding met het substraat?
  34. Hoe heet, in tegenstelling tot chiplets, de traditionele vorm waarbij alle voor het systeem benodigde functies op één grote chip worden gemaakt?
  35. Hoe heet het procesgebied waarin geavanceerde packagingprocessen, die fijne bewerkingstechnieken in de buurt van front-end gebruiken zoals het vormen van TSV's en fijne herbedradingslagen, op de wafer worden uitgevoerd en dat tussen front-end en back-end ligt?
  36. Welke 2.5D-integratietechniek van TSMC wordt veel gebruikt om GPU's voor AI en HBM naast elkaar op een silicium-interposer te verbinden?
  37. Welke door TSMC ontwikkelde fan-out wafer-level-packagingtechniek werd in 2016 algemeen bekend doordat hij in een smartphoneprocessor werd toegepast?
  38. Welke uitspraak over een uitdaging van wafer-on-wafer-bonding (W2W), waarbij hele wafers op elkaar worden gebonden, is juist?
  39. Wat is het belangrijkste voordeel van een interposer met herbedradingslaag (RDL) van organische isolatiefilm en koperbedrading in plaats van een silicium-interposer bij 2.5D-integratie?
  40. Wat is de juiste breedte van de databus per HBM-stack bij de generaties tot en met HBM3?
  41. Welke techniek wordt gebruikt om een tot enkele tientallen µm gedunde wafer met TSV's tijdelijk op een draagwafer (carrier) te bevestigen, om breken en kromtrekken tijdens de bewerking te voorkomen?
  42. Hoe heet het waferachtige geheel dat bij fan-out wafer-level packaging ontstaat door de uitgesneden chips met tussenruimte op een drager te plaatsen en met hars te omgeven?
  43. Welke uitspraak over een uitdaging van chiplets is juist?
  44. Wat is het belangrijkste doel van producten waarbij een SRAM-chip voor cache met hybrid bonding bovenop een processorchip wordt gestapeld?
  45. Welke methode wordt gebruikt om een silicium-interposer te maken die groter is dan het maximale gebied dat een belichtingsapparaat in één keer kan belichten (circa 26 mm × 33 mm)?
  46. Welke beschrijving van het mechanisme waarmee koperelektroden bij hybrid bonding met koper en isolatiefilm worden gebonden is juist?
  47. Welke methode, ingedeeld naar het moment waarop de TSV wordt gevormd, maakt de TSV nadat de transistoren zijn gevormd maar vóór de multilaag-metallisatie?
  48. Welke combinatie van richtwaarden voor de afstand (pitch) tussen aansluitingen voor chip-tot-chipverbindingen is het meest geschikt?
  49. Hoe heet het probleem dat bij de productie van fan-out wafer-level packages de positie van chips verschuift door het stromen en de krimp bij het uitharden van het hars tijdens het inkapselen van de chips?
  50. Wat is de belangrijkste reden om rond een TSV een gebied zonder transistoren (keep-out zone) aan te houden?

Vergelijkingen bij dit onderwerp

Andere onderwerpen in Ontwerp en industrie