Welk voordeel heeft de methode bij 3D NAND waarbij de geheugencelarray en de perifere schakelingen op afzonderlijke wafers worden gemaakt en vervolgens op elkaar worden gebonden?

Antwoord: C. Elk deel kan met een daarvoor geschikt proces worden gemaakt en het chipoppervlak kan kleiner worden

Wanneer de geheugencelarray en de perifere schakelingen (CMOS-schakelingen) elk met een optimaal proces op afzonderlijke wafers worden gemaakt en vervolgens worden gebonden en verbonden, liggen de perifere schakelingen onder de geheugencellen en kan het chipoppervlak kleiner worden. Omdat de vorming van de celarray hoge-temperatuurstappen bevat, worden de transistoren van de perifere schakelingen bij een aparte wafer niet door die warmte aangetast en kunnen ze hoogwaardiger zijn. Doordat de twee wafers parallel kunnen worden gefabriceerd, wordt ook de productietijd korter.