LSI-ontwerpflow en EDA
Controleer met meerkeuzevragen de LSI-ontwerpflow, van specificatie via RTL-ontwerp, logische synthese en place-and-route tot statische timinganalyse.
—Uw score
0 / 50Beantwoorde vragen
Oefen 10 vragenWillekeurige vragen uit dit onderwerp · ongeveer 5 minuten
Dit onderwerp oefenenAlle vragen over dit onderwerp in willekeurige volgorde
Zwakke vragenAlleen de laatst fout beantwoorde vragen opnieuw oefenen
LSI-ontwerpflow en EDA: kernpunten
Het ontwerp van een LSI verloopt als volgt: de specificatie wordt vastgelegd, het circuit wordt op RTL-niveau (register transfer level) beschreven in een hardwarebeschrijvingstaal, logische synthese zet dit om in een netlist van poortverbindingen en place-and-route maakt de layout.
In elke fase zijn simulatie met EDA-tools, statische timinganalyse (STA) en verificatie onmisbaar. Naarmate het ontwerp groter wordt, kost verificatie meer inspanning.
Alle vragen over LSI-ontwerpflow en EDA (50)
- Welke volgorde is juist voor de ontwerpflow van een gewone digitale LSI?
- Welke uitspraak over logische synthese is juist?
- Welke uitspraak over statische timinganalyse (STA) is juist?
- Welke hardwarebeschrijvingstaal wordt vooral gebruikt bij RTL-ontwerp?
- Welke uitspraak over DRC (design rule check) bij layoutverificatie is juist?
- Welke methode controleert zonder simulatie wiskundig dat de logica van een schakeling voor en na logische synthese niet is veranderd?
- Welke uitspraak over het standaardcelontwerp (standard cell) is juist?
- Welke eigenschap van een FPGA is juist?
- Wat is het belangrijkste doel van klokboomsynthese (CTS) in de place-and-routefase?
- Wat is de juiste betekenis van "IP (IP-core)" bij LSI-ontwerp?
- Welke timingovertreding bij statische timinganalyse treedt op wanneer het signaal direct na de klokflank te snel verandert, zodat de flipflop de vorige gegevens niet meer correct kan vasthouden?
- Hoe heet de complete set ontwerpgegevens die een foundry aan ontwerpers levert, met ontwerpregels, componentmodellen en celbibliotheken?
- Welke bekende schakelingssimulator berekent spanningen en stromen op transistorniveau gedetailleerd met componentmodellen?
- Hoe heet de technologie die automatisch RTL genereert uit een beschrijving van een algoritme in onder meer C of C++?
- Welke laagvermogenontwerpmethode vermindert onnodig vermogensverbruik door de klok naar ongebruikte schakelingsblokken stil te zetten?
- Welke maatregel is geschikt wanneer bij statische timinganalyse een setupovertreding wordt gevonden?
- Waarom wordt statische timinganalyse uitgevoerd onder meerdere voorwaarden met verschillende combinaties van procesvariatie, voedingsspanning en temperatuur?
- Hoe heet het proces waarbij uit de layout na place and route de weerstand en capaciteit van de bedrading worden gehaald?
- Welke methode wordt bij de verificatie van grote SoC's gebruikt om de ontworpen schakeling op speciale hardware of een FPGA te laten werken en in combinatie met software snel te verifiëren?
- Hoe heet het overdragen van de gegevens voor maskerproductie aan de productiekant na afronding van ontwerp en verificatie?
- Welke analyse van de voedingsbedrading wordt bij de laatste controle vóór tape-out (sign-off) naast de timingverificatie uitgevoerd?
- Welke ontwerpgedachte past de layout enzovoort zo aan dat deze minder gevoelig is voor productievariatie en defecten?
- Welke methode plaatst bij de layout van analoge schakelingen de transistors van een paar zo, dat ze verdeeld zijn en hun zwaartepunten samenvallen?
- Wat is het belangrijkste doel van het plaatsen van dummypatronen zonder schakelingsfunctie op lege plaatsen in de layout?
- Welke toewijzing van patronen door de ontwerptool is juist bij een layout die uitgaat van double patterning?
- Welke uitspraak over een netlist is juist?
- Hoe heet de beschrijving van timingvoorwaarden zoals klokperiode en vertragingen van ingangen en uitgangen die bij logische synthese en statische timinganalyse wordt gebruikt?
- Welk formaat is kenmerkend voor de layoutgegevens die voor de maskerproductie aan de productiekant worden overgedragen?
- Welk proces aan het begin van place and route bepaalt de globale plaatsing van grote schakelingsblokken, in- en uitgangspinnen en voedingsbedrading?
- Welke maat wordt bij RTL-verificatie gebruikt om te beoordelen hoe volledig de verificatie is uitgevoerd?
- Waarvoor staat "EDA"?
- Welke combinatie van bedrijven heeft een groot aandeel in de wereldwijde markt voor EDA-tools?
- Welk werk neemt bij de ontwikkeling van grote LSI's naar verluidt een groot deel van de totale inspanning in beslag?
- Welke combinatie van drie maten is juist voor "PPA", dat veel wordt gebruikt bij de beoordeling van LSI-ontwerpen?
- Welke ontwerpmethode ontwerpt afmetingen en plaatsing van transistors één voor één met de hand om prestaties en oppervlak tot het uiterste te optimaliseren?
- Welke methode maakt vooraf een gemeenschappelijke basis (master) met overal transistors en ontwerpt en produceert per product alleen de bedradingslagen?
- Welke standaardmethodiek wordt bij verificatie met SystemVerilog gebruikt om een goed herbruikbare testomgeving (testbench) op te bouwen?
- Welke controle bij layoutverificatie onderzoekt elektrische verbindingsfouten, zoals ingangen die zweven (nergens mee verbonden) of kortsluiting tussen voedingen?
- Welke methode beschrijft eigenschappen waaraan het ontwerp moet voldoen (bijvoorbeeld "als een verzoek komt, binnen 3 cycli antwoorden") en laat die tijdens simulatie of formele verificatie automatisch controleren?
- Welk standaardformaat beschrijft bij laagvermogenontwerp de "voedingsintentie" zoals voedingsdomeinen, het uitschakelen van voeding en level shifters, afzonderlijk van de schakelingsbeschrijving?
- Hoe heet de verificatie waarbij met een speciale tool wordt gecontroleerd of op de plaatsen waar signalen worden doorgegeven tussen schakelingen met verschillende klokken, synchronisatieschakelingen correct zijn aangebracht?
- Hoe heet het doorvoeren van een kleine wijziging, gevonden laat in het ontwerp of tijdens de productie, door de bestaande layout gedeeltelijk aan te passen zonder het hele ontwerp opnieuw te doen?
- Welke combinatie is juist voor cellen zonder (of met slechts ondersteunende) functie die bij de plaatsing van standaardcellen worden gezet om gaten tussen cellen te vullen, de well-potentiaal vast te leggen en voedingsruis te onderdrukken?
- Hoe heet het werk waarbij de vertraging en het vermogensverbruik van standaardcellen onder verschillende overgangstijden van de ingang, belastingcapaciteiten, spanningen en temperaturen met schakelingssimulatie worden bepaald en in tabellen worden samengevat?
- Hoe heet bij statische timinganalyse de methode waarbij vertragingen met een factor worden vermenigvuldigd om marge te nemen voor het feit dat de vertraging van transistors en bedrading binnen dezelfde chip per plaats varieert?
- Welke analysemethode behandelt vertragingsvariatie als kansverdeling, in plaats van de slechtste waarden in hoeken te combineren, en bepaalt de kans dat aan de timing wordt voldaan?
- Welke instelling in de timingbeperkingen (SDC) geeft de marge aan die als klokjitter en verwachte skew van de klokperiode wordt afgetrokken?
- Hoe heet bij statische timinganalyse de methode waarbij het resultaat van de gewone, vaak pessimistische analyse voor overtredende paden gedetailleerd opnieuw wordt berekend op basis van de werkelijke signaalvoortplanting, zodat overbodige marge wordt weggenomen?
- Welke methode simuleert bij het ontwerp van analoge schakelingen telkens opnieuw met willekeurig toegepaste variatie in transistoreigenschappen door productievariatie en schat de verdeling van prestaties en de opbrengst?
- Welke methode voor logische simulatie van schakelingen berekent alleen wanneer een signaalwaarde verandert (een gebeurtenis) de delen die daardoor worden beïnvloed?