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Packaging avancé (3D et chiplets)

Vérifiez l'intégration 3D et les technologies de packaging avancé comme les chiplets, les TSV (vias traversant le silicium) et la HBM avec des QCM.

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Packaging avancé (3D et chiplets) : points clés

La miniaturisation seule permettant de moins en moins d'augmenter les performances, les technologies qui réunissent plusieurs puces dans un même boîtier suscitent l'intérêt. Construire des systèmes à partir de petites puces réparties par fonction (chiplets) présente aussi des avantages en rendement et en coût.

L'intégration 3D, qui empile les puces verticalement grâce aux TSV, et l'intégration 2,5D, qui place côte à côte un processeur et de la HBM sur un interposeur, sont utilisées dans les puces hautes performances pour l'IA.

Toutes les questions sur Packaging avancé (3D et chiplets) (50)
  1. Quelle définition des chiplets est correcte ?
  2. Quelle définition du TSV (via traversant le silicium) est correcte ?
  3. Quelle définition de la HBM (High Bandwidth Memory) est correcte ?
  4. Quel est le rôle de l'interposeur silicium utilisé en intégration 2.5D ?
  5. Quelle définition du collage hybride (hybrid bonding) est correcte ?
  6. Quelle caractéristique du boîtier sur plaquette en éventail (FOWLP) est correcte ?
  7. Quelle norme industrielle d'interface entre puces vise à permettre l'interconnexion de chiplets provenant de sociétés différentes ?
  8. Quel point constitue souvent un défi particulier en intégration 3D, où les puces sont empilées verticalement ?
  9. Quelle définition du SiP (System in Package) est correcte ?
  10. Quel est le principal avantage de l'utilisation de piliers en cuivre (Cu pillars) à la place de billes de brasure en connexion flip-chip ?
  11. Comment appelle-t-on la couche d'interconnexion formée à la surface d'une puce ou d'une plaquette pour acheminer les électrodes jusqu'à l'emplacement des bornes externes ?
  12. Quelle approche, au lieu d'un grand interposeur silicium, noie un petit morceau de silicium uniquement à l'endroit des connexions entre puces pour obtenir des interconnexions à haute densité ?
  13. Quel avantage présente le substrat en verre, étudié pour remplacer les matériaux organiques dans les grands substrats de boîtier de prochaine génération ?
  14. Comment appelle-t-on la technique qui monte les composants d'émission-réception optique à proximité d'un circuit de commutation, dans le même boîtier, pour raccourcir les liaisons électriques et réduire la consommation ?
  15. Parmi les méthodes de collage hybride, laquelle permet de ne coller sur la plaquette cible que les puces jugées bonnes au test ?
  16. Comment appelle-t-on les bossages, beaucoup plus petits que les billes de brasure ordinaires, utilisés pour connecter des puces empilées par TSV ou une puce à un interposeur ?
  17. Pour les GPU destinés à l'IA, quelle est la principale raison de monter la puce GPU et les HBM côte à côte sur un même interposeur silicium ?
  18. En 3D NAND, quel avantage présente l'approche consistant à fabriquer la matrice de cellules mémoire et les circuits périphériques sur des plaquettes distinctes puis à les coller ?
  19. Comment appelle-t-on le matériau placé entre la puce et le diffuseur thermique pour combler les interstices microscopiques et faciliter le transfert de chaleur ?
  20. Comment appelle-t-on le débit de données obtenu par unité de longueur de bord de puce, indicateur important des performances des interconnexions entre chiplets ?
  21. Quelle différence entre intégration 2.5D et intégration 3D est correcte ?
  22. Quel est le nombre courant de puces DRAM empilées dans une pile HBM ?
  23. Comment appelle-t-on l'approche consistant à intégrer dans un même boîtier des puces réalisées avec des procédés ou des matériaux différents ?
  24. Quel est le procédé de formation courant d'un TSV ?
  25. Quel est le principal objectif de la fabrication collective de boîtiers sur de grands panneaux rectangulaires plutôt que sur des plaquettes circulaires ?
  26. Quel est l'ordre de grandeur de l'épaisseur à laquelle on amincit une plaquette par rectification de la face arrière pour empiler des puces comportant des TSV ?
  27. Quel avantage peut-on attendre de l'utilisation de chiplets ?
  28. Quelle condition est exigée des surfaces à assembler en collage hybride ?
  29. Quel est le rôle de la puce de base (puce logique) située en bas d'une pile HBM ?
  30. Quel exemple de méthode de refroidissement étudiée ou en cours de déploiement pour les boîtiers d'IA à forte puissance est correct ?
  31. Quel est l'avantage fondamental de l'intégration 3D, où les puces sont empilées verticalement ?
  32. Comment appelle-t-on le problème par lequel la vitesse de fourniture des données par la mémoire ne suit pas la hausse des performances de calcul du processeur et limite les performances globales ?
  33. Quelle méthode d'empilement, utilisée de longue date notamment pour les mémoires de smartphones, superpose plusieurs puces légèrement décalées et relie chacune au substrat par câblage par fil ?
  34. Par opposition aux chiplets, comment appelle-t-on l'approche classique qui réalise toutes les fonctions nécessaires au système sur une seule grande puce ?
  35. Quel nom donne-t-on aux étapes de mise en boîtier avancée qui utilisent, à l'état de plaquette, des techniques de microfabrication proches du front-end (formation de TSV, couches de redistribution fines, etc.), parce qu'elles se situent entre le front-end et le back-end ?
  36. Quelle technique d'intégration 2.5D de TSMC est largement utilisée pour placer côte à côte et interconnecter GPU pour l'IA et HBM sur un interposeur silicium ?
  37. Quelle technique de boîtier sur plaquette en éventail développée par TSMC s'est fait connaître en 2016 avec son adoption pour un processeur de smartphone ?
  38. Quel défi pose le collage plaquette sur plaquette (W2W), qui assemble des plaquettes entières ?
  39. En intégration 2.5D, quel est le principal avantage d'un interposeur à couches de redistribution (RDL) superposant films isolants organiques et pistes en cuivre, à la place d'un interposeur silicium ?
  40. Jusqu'à la génération HBM3, quelle est la largeur du bus de données d'une pile HBM ?
  41. Lors de l'usinage d'une plaquette à TSV amincie à quelques dizaines de µm, quelle technique consiste à la coller temporairement sur une plaquette support (porteur) pour éviter la casse et le gauchissement ?
  42. Dans un boîtier sur plaquette en éventail, comment appelle-t-on la structure au format plaquette obtenue en disposant les puces découpées espacées sur un support puis en les noyant dans une résine ?
  43. Quel défi pose le passage aux chiplets ?
  44. Quel est le principal objectif des produits qui empilent par collage hybride une puce SRAM de cache sur la puce du processeur ?
  45. Quelle méthode est utilisée pour fabriquer un interposeur silicium plus grand que le champ maximal exposable en une fois par un équipement de lithographie (environ 26 mm × 33 mm) ?
  46. Dans le collage hybride cuivre-isolant, quelle description du mécanisme d'assemblage des électrodes en cuivre est correcte ?
  47. Dans la classification selon le moment de formation des TSV, quelle approche les réalise après la formation des transistors et avant celle des interconnexions multicouches ?
  48. Quelle combinaison d'ordres de grandeur du pas des bornes reliant les puces entre elles est la plus appropriée ?
  49. Dans la fabrication des boîtiers sur plaquette en éventail, comment appelle-t-on le problème de déplacement des puces causé par l'écoulement de la résine ou son retrait au durcissement lors de l'encapsulation ?
  50. Quelle est la principale raison de prévoir autour des TSV une zone sans transistor (zone d'exclusion, keep-out zone) ?

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