Nederlands
Menu

Geavanceerde transistoren (FinFET, GAA)

Controleer met meerkeuzevragen de kernpunten van geavanceerde transistoren, zoals de structuur van FinFET en GAA, korte-kanaaleffecten, high-k/metal gate en strain-technologie.

Oefen 10 vragenWillekeurige vragen uit dit onderwerp · ongeveer 5 minuten Dit onderwerp oefenenAlle vragen over dit onderwerp in willekeurige volgorde Zwakke vragenAlleen de laatst fout beantwoorde vragen opnieuw oefenen

Geavanceerde transistoren (FinFET, GAA): kernpunten

Bij het verkleinen van transistoren wordt het steeds moeilijker voor de gate om het kanaal te beheersen, wat leidt tot korte-kanaaleffecten. Daarom kwam de FinFET, waarbij het kanaal een driedimensionale finvorm heeft en door de gate aan drie zijden wordt omsloten, en deze evolueert verder naar GAA (gate-all-around), waarbij de gate het kanaal geheel omsluit.

High-k/metal gate, die gatelekstroom onderdrukt, en strain-technologie, die de mobiliteit verhoogt, zijn eveneens belangrijke technologieën achter geavanceerde transistoren.

Alle vragen over Geavanceerde transistoren (FinFET, GAA) (50)
  1. Welke uitspraak over een structureel kenmerk van de FinFET is juist?
  2. Welke uitspraak over een GAA-transistor (gate-all-around) is juist?
  3. Welk verschijnsel is een kortekanaaleffect van MOSFET's?
  4. Wat is de belangrijkste reden om een high-k-materiaal (hoge diëlektrische constante) als gate-isolator te gebruiken?
  5. Wat is het belangrijkste doel van het aanbrengen van spanning (stress) op het kanaal van een transistor?
  6. Welke uitspraak over EOT (equivalente oxidedikte) is juist?
  7. Welke uitspraak over de SOI-structuur (Silicon On Insulator) is juist?
  8. Welke uitspraak over DIBL (Drain Induced Barrier Lowering) is juist?
  9. Welke uitspraak over de manier om de effectieve kanaalbreedte van een FinFET in te stellen is juist?
  10. Welke uitspraak over de kenmerken van de CFET (Complementary FET), die als structuur na GAA wordt onderzocht, is juist?
  11. Wat is een van de belangrijkste middelen om bij high-k/metal-gate-transistoren de drempelspanning in te stellen?
  12. Welke uitspraak over het gate-last-proces (replacement metal gate) is juist?
  13. Welk voordeel van een volledig uitgeputte SOI-transistor (FD-SOI) is juist?
  14. Hoe heet het verschijnsel dat bij kleine transistoren de drempelspanning spreidt door statistische variatie in het aantal en de positie van onzuiverheidsatomen in het kanaal?
  15. Welk ontwerpvoordeel van nanosheet-GAA-transistoren ten opzichte van FinFET's is juist?
  16. Welke techniek, die zijwandspacers gebruikt om patronen te maken die fijner zijn dan de limiet van lithografie, wordt gebruikt om de smalle vinnen van FinFET's te maken?
  17. Waarom wordt bij de productie van nanosheet-GAA-transistoren uit de laag van afwisselend gestapeld Si en SiGe alleen de SiGe-laag selectief verwijderd?
  18. Welke oorzaak van zelfopwarming, die vaak een probleem is bij FinFET's en SOI-transistoren, is juist?
  19. Welke factor die de prestaties beperkt, wordt belangrijker bij transistoren die steeds verder zijn verkleind?
  20. Welke uitspraak over de kenmerken van materialen zoals molybdeendisulfide (MoS2), dat wordt onderzocht als kanaalmateriaal voor toekomstige extreem kleine transistoren, is juist?
  21. Wat is het belangrijkste doel van het epitaxiaal opbouwen van kristal op de vinnen in source en drain van een FinFET?
  22. Welke uitspraak over de basismethode om de contactweerstand tussen metaal en halfgeleider te verlagen is juist?
  23. Welke maatstaf voor de mate van verkleining van logica geeft de werkelijke stand van zaken beter weer dan de generatienaam (nodenaam) van het proces?
  24. Welk element wordt onderzocht met het oog op het doorbreken van de grens van 60 mV/dec van de subthreshold-coëfficiënt?
  25. Wat is de belangrijkste rol van de isolator (inner spacer) tussen gate en source/drain bij de ruimte tussen de sheets van nanosheet-GAA?
  26. Wat is, wanneer de hoogte van een standaardcel wordt uitgedrukt in het aantal bedradingstracks, het juiste effect van het verminderen van het aantal tracks?
  27. Wat is het doel van het gebruik van meerdere soorten transistoren met verschillende drempelspanning in dezelfde chip?
  28. Welke techniek bedekt de gate met een isolatiefilm, zodat geen kortsluiting met de gate ontstaat als de positie van het contact enigszins verschuift?
  29. Waarom worden SiGe of germanium overwogen en toegepast als kanaalmateriaal voor pMOS in plaats van silicium?
  30. Welke methode van driedimensionale integratie, waarbij lagen transistoren achtereenvolgens op de wafer worden opgebouwd en geen chips op elkaar worden gebonden, is dit?
  31. Welke combinatie van bedrijf en generatie die de FinFET (door Intel Tri-Gate genoemd) als eerste in een logisch product voor massaproductie toepaste, is juist?
  32. Welke combinatie van bedrijf en generatie die als eerste aankondigde GAA-transistoren (nanosheet) in massaproductie te nemen, is juist?
  33. Welke uitspraak over het belangrijkste doel van het verkleinen van transistoren is juist?
  34. Welke uitspraak over wat met 'nanosheet' in een nanosheet-GAA-transistor wordt bedoeld, is juist?
  35. Waar staat de k in 'high-k-gate-isolator' voor?
  36. Welke waarde komt het dichtst bij de effectieve kanaalbreedte (de lengte van de door de gate omsloten omtrek) per vin van een FinFET met een vinhoogte van 50 nm en een breedte van 6 nm?
  37. Welke eis wordt over het algemeen gesteld aan de breedte van de vin om korte-kanaaleffecten bij een FinFET voldoende te onderdrukken?
  38. Waarom wordt bij high-k/metal-gate-transistoren vaak een zeer dunne laag zoals SiO2 tussen het silicium en de high-k-film (zoals een oxidefilm op hafniumbasis) geplaatst?
  39. Wat is de belangrijkste reden waarom III-V-samengestelde halfgeleiders zoals InGaAs zijn onderzocht als kanaalmateriaal voor toekomstige nMOS?
  40. Welke uitspraak over de transistorprestatie-indicator 'Ion/Ioff-verhouding' is juist?
  41. Hoe is de subthreshold-coëfficiënt (SS) in het algemeen veranderd door de overgang van planaire transistoren naar FinFET's?
  42. Hoe heet de aanpak waarbij, nu verkleining fysiek moeilijker wordt, ontwerp en proces tegelijk worden onderzocht om oppervlakte en prestaties te optimaliseren?
  43. Hoeveel nanosheets worden in massaproductie van nanosheet-GAA-transistoren gewoonlijk per transistor op elkaar gestapeld?
  44. Welke structuur brengt de nMOS- en pMOS-nanosheets dichter bij elkaar met een dunne isolerende wand ertussen, waardoor de celoppervlakte kleiner wordt?
  45. Hoe heet de toestand waarin het kanaal zo kort is geworden dat ladingdragers vrijwel zonder verstrooiing van source naar drain doorschieten?
  46. Welke transistor heeft source, kanaal en drain van hetzelfde geleidingstype en dezelfde concentratie, en heeft dus geen pn-junctie?
  47. Wat is het doel van een laag met hoge onzuiverheidsconcentratie aan de voet van de vin (het deel dat de gate moeilijk bestuurt) bij een FinFET op een bulksubstraat?
  48. Welke uitspraak over de 'schaallengte (natuurlijke lengte) λ', die wordt gebruikt om de sterkte van korte-kanaaleffecten te schatten, is juist?
  49. Welk effect heeft kwantumopsluiting wanneer de dikte van vinnen of nanosheets tot enkele nm wordt verdund?
  50. Bij een FinFET die op de gebruikelijke wijze op een (100)-wafer is gemaakt, zijn de zijvlakken van de vin, het kanaal, vooral (110)-vlakken. Welke uitspraak over het effect hiervan op de mobiliteit is juist?

Vergelijkingen bij dit onderwerp

Andere onderwerpen in Componenten