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Transistors avancés (FinFET et GAA)

Vérifiez les points clés des transistors avancés (structures FinFET et GAA, effets de canal court, grilles high-k/métal, ingénierie des contraintes) avec des QCM.

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Transistors avancés (FinFET et GAA) : points clés

À mesure que les transistors rétrécissent, les effets de canal court rendent plus difficile le contrôle du canal par la grille. Le FinFET, dont le canal en forme d'ailette est entouré par la grille sur trois côtés, a résolu ce problème, et la conception a encore évolué vers les transistors à grille enrobante (GAA), qui entourent complètement le canal.

Les grilles high-k/métal, qui limitent les fuites de grille, et les techniques de contrainte, qui augmentent la mobilité, sont aussi des technologies importantes des transistors avancés.

Toutes les questions sur Transistors avancés (FinFET et GAA) (50)
  1. Quelle est la caractéristique structurelle du FinFET ?
  2. Quelle est la définition d'un transistor GAA (gate-all-around) ?
  3. Lequel des énoncés suivants correspond à un effet de canal court du MOSFET ?
  4. Quelle est la principale raison de l'utilisation de matériaux high-k (à forte permittivité) pour le diélectrique de grille ?
  5. Quel est l'objectif principal des techniques appliquant une contrainte au canal du transistor ?
  6. Quelle est la définition de l'EOT (épaisseur d'oxyde équivalente) ?
  7. Quelle est la définition de la structure SOI (Silicon On Insulator) ?
  8. Quelle est la définition du DIBL (Drain Induced Barrier Lowering) ?
  9. Comment ajuste-t-on la largeur de canal effective d'un transistor FinFET ?
  10. Quelle est la caractéristique du CFET (Complementary FET), étudié comme structure succédant au GAA ?
  11. Quel est l'un des principaux moyens d'ajuster la tension de seuil d'un transistor high-k/grille métallique ?
  12. Quelle est la définition du procédé gate-last (grille métallique de remplacement) ?
  13. Quel est l'avantage du transistor SOI totalement déplété (FD-SOI) ?
  14. Comment appelle-t-on, dans les transistors miniaturisés, la dispersion de la tension de seuil due aux fluctuations statistiques du nombre et de la position des atomes dopants dans le canal ?
  15. Quel est l'avantage de conception du transistor GAA à nanofeuillets par rapport au FinFET ?
  16. Quelle technique, utilisée pour réaliser les ailettes fines des FinFET, exploite des espaceurs latéraux pour obtenir des motifs plus fins que la limite de la lithographie ?
  17. Dans la fabrication des transistors GAA à nanofeuillets, pourquoi retire-t-on sélectivement les seules couches de SiGe d'un empilement alterné Si/SiGe ?
  18. Quelle est la cause de l'auto-échauffement, problématique dans les FinFET et les transistors SOI ?
  19. Quels facteurs limitant les performances gagnent en importance dans les transistors très miniaturisés ?
  20. Quelle est la caractéristique des matériaux comme le disulfure de molybdène (MoS2), étudiés comme matériaux de canal des futurs transistors ultra-miniaturisés ?
  21. Quel est l'objectif principal de la surélévation par épitaxie du cristal au-dessus des ailettes dans les sources/drains des FinFET ?
  22. Quelle est la méthode de base pour réduire la résistance de contact métal-semi-conducteur ?
  23. Quel indicateur est réputé refléter la réalité de la miniaturisation logique mieux que le nom de génération du procédé (nom de nœud) ?
  24. Quels composants sont étudiés pour franchir la barrière des 60 mV/déc de pente sous le seuil ?
  25. Quel est le rôle principal de l'isolant (espaceur interne) placé, dans un GAA à nanofeuillets, entre la grille et les sources/drains entre chaque feuillet ?
  26. Lorsque la hauteur d'une cellule standard est exprimée en nombre de pistes d'interconnexion, quel est l'effet d'une réduction de ce nombre ?
  27. Quel est l'objectif de l'utilisation, au sein d'une même puce, de plusieurs types de transistors de tensions de seuil différentes ?
  28. Quelle technique recouvre la grille d'un isolant afin qu'un léger désalignement du contact ne provoque pas de court-circuit avec la grille ?
  29. Pourquoi le SiGe ou le germanium est-il étudié ou adopté à la place du silicium comme matériau de canal des pMOS ?
  30. Quelle méthode d'intégration 3D, sans collage de puces, fabrique les couches de transistors en les empilant successivement sur la plaquette ?
  31. Quelle combinaison d'entreprise et de nœud correspond à la première adoption du FinFET (appelé Tri-Gate par Intel) dans des produits logiques en production de masse ?
  32. Quelle combinaison d'entreprise et de nœud correspond à la première annonce mondiale de production de masse de transistors GAA (nanofeuillets) ?
  33. Quel est l'objectif principal de la miniaturisation des transistors ?
  34. Que désigne le « nanofeuillet » d'un transistor GAA à nanofeuillets ?
  35. Que représente le k de « diélectrique de grille high-k » ?
  36. Pour un FinFET dont l'ailette mesure 50 nm de haut et 6 nm de large, quelle valeur est la plus proche de la largeur de canal effective par ailette (périmètre entouré par la grille) ?
  37. Que requiert-on généralement de la largeur des ailettes pour limiter suffisamment les effets de canal court dans un FinFET ?
  38. Pourquoi insère-t-on souvent une couche très mince de SiO2 ou analogue entre le silicium et le film high-k (oxyde à base d'hafnium, etc.) dans les transistors high-k/grille métallique ?
  39. Pourquoi les semi-conducteurs composés III-V comme l'InGaAs ont-ils été étudiés comme matériaux de canal des futurs nMOS ?
  40. Quelle est la définition de l'indicateur de performance « rapport Ion/Ioff » d'un transistor ?
  41. Comment la pente sous le seuil (SS) a-t-elle généralement évolué lors du passage du transistor planaire au FinFET ?
  42. Comment appelle-t-on la démarche consistant à étudier simultanément la conception et la technologie de procédé pour optimiser surface et performances, alors que la miniaturisation devient physiquement difficile ?
  43. Combien de nanofeuillets empile-t-on généralement par transistor dans les transistors GAA à nanofeuillets en production ?
  44. Quelle structure rapproche les nanofeuillets nMOS et pMOS en intercalant entre eux une fine paroi isolante, afin de réduire la surface des cellules ?
  45. Comment appelle-t-on l'état où, le canal étant très court, les porteurs vont de la source au drain presque sans subir de diffusion ?
  46. Quel transistor réalise source, canal et drain avec le même type et la même concentration de dopage, sans jonction PN ?
  47. Dans un FinFET sur substrat massif, quel est l'objectif de la couche fortement dopée placée au pied de l'ailette (zone difficile à contrôler par la grille) ?
  48. Quelle est la définition de la « longueur caractéristique (longueur naturelle) λ » utilisée pour estimer l'intensité des effets de canal court ?
  49. Quel est l'effet du confinement quantique apparaissant lorsque l'épaisseur des ailettes ou des nanofeuillets est réduite à quelques nm ?
  50. Dans un FinFET fabriqué dans l'orientation usuelle sur une plaquette (100), les flancs des ailettes formant le canal sont principalement des plans (110). Quel en est l'effet sur la mobilité ?

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