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Flot de conception de circuits intégrés et EDA

Vérifiez le flot de conception d'un circuit intégré, de la spécification à la conception RTL, la synthèse logique, le placement-routage et l'analyse temporelle statique, avec des QCM.

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Flot de conception de circuits intégrés et EDA : points clés

La conception d'un circuit intégré consiste à fixer la spécification, à décrire le circuit au niveau transfert de registres (RTL) dans un langage de description matérielle, à le convertir en netlist de portes par synthèse logique, puis à créer le dessin des masques (layout) par placement-routage.

Chaque étape exige simulation avec des outils EDA, analyse temporelle statique (STA) et vérification. Plus la conception est grande, plus l'effort de vérification augmente.

Toutes les questions sur Flot de conception de circuits intégrés et EDA (50)
  1. Quel est l'ordre correct du flot de conception d'un LSI numérique courant ?
  2. Quelle description de la synthèse logique est correcte ?
  3. Quelle description de l'analyse temporelle statique (STA) est correcte ?
  4. Quel langage de description matérielle est principalement utilisé en conception RTL ?
  5. Quelle description du DRC (vérification des règles de dessin) en vérification de layout est correcte ?
  6. Quelle méthode confirme mathématiquement, sans simulation, que la logique du circuit est inchangée avant et après la synthèse logique ?
  7. Quelle description de la conception en cellules standard est correcte ?
  8. Quelle caractéristique du FPGA est correcte ?
  9. Quel est le principal objectif de la synthèse d'arbre d'horloge (CTS) lors du placement-routage ?
  10. Quelle est la signification correcte d'« IP (cœur IP) » en conception de LSI ?
  11. En analyse temporelle statique, quelle violation survient lorsque le signal change trop tôt juste après le front d'horloge, empêchant la bascule de conserver correctement la donnée précédente ?
  12. Comment appelle-t-on l'ensemble des données de conception fourni par la fonderie aux concepteurs, comprenant règles de dessin, modèles de composants, bibliothèques de cellules, etc. ?
  13. Quel est le simulateur de circuits typique qui calcule en détail les tensions et courants au niveau transistor à l'aide de modèles de composants ?
  14. Comment appelle-t-on la technique qui génère automatiquement du RTL à partir d'une description algorithmique écrite en C ou C++ ?
  15. Quelle technique de conception basse consommation arrête l'horloge des blocs inutilisés pour réduire la consommation superflue ?
  16. Quelle mesure est appropriée lorsqu'une violation de setup est détectée en analyse temporelle statique ?
  17. Pourquoi réalise-t-on l'analyse temporelle statique sous plusieurs conditions combinant variations de procédé, tension d'alimentation et température ?
  18. Comment appelle-t-on l'étape qui extrait la résistance et la capacité des interconnexions à partir du layout après placement-routage ?
  19. Dans la vérification des grands SoC, quelle méthode exécute le circuit conçu sur du matériel dédié ou un FPGA et le vérifie rapidement en association avec le logiciel ?
  20. Comment appelle-t-on la remise au fabricant, une fois conception et vérification terminées, des données destinées à la fabrication des masques ?
  21. Lors de la vérification finale avant tape-out (signoff), quelle analyse du réseau d'alimentation est réalisée en parallèle de la vérification temporelle ?
  22. Quelle approche de conception adapte notamment le layout pour le rendre peu sensible aux variations et défauts de fabrication ?
  23. Dans le layout des circuits analogiques, quelle technique divise les transistors appariés et les dispose de sorte que leurs centres de gravité coïncident ?
  24. Quel est le principal objectif du placement de motifs factices, sans fonction électrique, dans les zones libres du layout ?
  25. Pour un layout prévu pour le double patterning, quelle répartition des motifs l'outil de conception effectue-t-il ?
  26. Quelle description de la netlist est correcte ?
  27. Comment appelle-t-on la description des conditions temporelles, comme la période d'horloge et les délais d'entrée-sortie, utilisée par la synthèse logique et l'analyse temporelle statique ?
  28. Quel est le format typique des données de layout remises au fabricant pour la fabrication des masques ?
  29. Quelle étape, au début du placement-routage, fixe la disposition générale des grands blocs, des plots d'entrée-sortie et du réseau d'alimentation ?
  30. Quel indicateur sert à évaluer dans quelle mesure la vérification RTL a été suffisante ?
  31. Que désigne correctement « EDA » ?
  32. Quel trio d'entreprises détient une grande part du marché mondial des outils EDA ?
  33. Dans le développement d'un grand LSI, quelle activité représente une grande part de l'effort total ?
  34. Quelle combinaison donne les trois indicateurs représentés par « PPA », souvent utilisé pour évaluer une conception de LSI ?
  35. Quelle méthode de conception dessine manuellement chaque transistor, dimensions et placement compris, pour pousser performances et surface à l'extrême ?
  36. Quelle méthode prépare à l'avance une base commune (master) couverte de transistors et ne conçoit que les couches d'interconnexion pour chaque produit ?
  37. Dans la vérification en SystemVerilog, quelle méthodologie standard sert à construire des environnements de test (bancs de test) facilement réutilisables ?
  38. En vérification de layout, quel contrôle recherche les erreurs de connexion électrique, comme une entrée laissée flottante (non connectée) ou un court-circuit entre alimentations ?
  39. Quelle méthode décrit les propriétés que la conception doit satisfaire (par exemple « répondre en 3 cycles au plus après une requête ») et les fait vérifier automatiquement en simulation ou en vérification formelle ?
  40. En conception basse consommation, quel format standard décrit séparément de la description du circuit l'« intention d'alimentation » : domaines d'alimentation, coupure d'alimentation, translateurs de niveau, etc. ?
  41. Comment appelle-t-on la vérification, par un outil dédié, de la présence correcte de circuits de synchronisation aux points de transfert de signaux entre circuits fonctionnant sur des horloges différentes ?
  42. Comment appelle-t-on l'intégration d'une petite correction découverte en fin de conception ou en cours de fabrication par une modification partielle du layout existant, sans refaire toute la conception ?
  43. Dans le placement des cellules standard, quelle combinaison correspond aux cellules sans fonction logique (ou auxiliaires) placées pour combler les espaces entre cellules, fixer le potentiel des caissons ou atténuer le bruit d'alimentation ?
  44. Comment appelle-t-on le travail consistant à simuler le délai et la consommation des cellules standard sous diverses conditions de temps de transition d'entrée, de capacité de charge, de tension et de température, et à les compiler en tables ?
  45. En analyse temporelle statique, comment appelle-t-on la technique qui applique des coefficients aux délais pour prendre une marge tenant compte de la variation, selon l'emplacement sur une même puce, des délais des transistors et interconnexions ?
  46. Quelle méthode d'analyse traite la variation des délais comme une distribution de probabilité, au lieu de combiner les valeurs les plus défavorables des coins, et calcule la probabilité de respecter la synchronisation ?
  47. Dans les contraintes temporelles (SDC), quel paramètre spécifie la marge retranchée de la période d'horloge pour tenir compte notamment de la gigue et du skew estimés de l'horloge ?
  48. En analyse temporelle statique, comment appelle-t-on la méthode qui recalcule en détail, pour les chemins en violation, le résultat souvent pessimiste de l'analyse ordinaire en suivant la propagation réelle des signaux, afin d'éliminer les marges superflues ?
  49. En conception de circuits analogiques, quelle méthode applique de façon aléatoire et répétée les variations des caractéristiques des transistors dues à la fabrication, pour estimer la distribution des performances et le rendement ?
  50. Parmi les méthodes de simulation logique, laquelle ne calcule que les parties affectées lorsqu'un signal change de valeur (événement) ?

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