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SRAM et mémoire flash

Vérifiez la cellule SRAM à 6 transistors, les différences entre flash NAND et NOR, ainsi que SLC/MLC/TLC avec des QCM.

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SRAM et mémoire flash : points clés

La SRAM conserve les données dans un verrou formé de deux inverseurs rebouclés. Elle ne nécessite pas de rafraîchissement et elle est rapide, d'où son usage pour les caches de CPU, mais chaque bit occupe davantage de surface.

La mémoire flash est non volatile : les données subsistent même hors tension. On distingue la flash NAND, adaptée au stockage de grande capacité, et la flash NOR, qui offre une lecture aléatoire rapide. Le stockage de plusieurs bits par cellule (cellules multiniveaux) progresse également.

Toutes les questions sur SRAM et mémoire flash (50)
  1. Quelle structure d'une cellule SRAM classique à 6 transistors est correcte ?
  2. Quelle caractéristique de la mémoire flash NAND, comparée à la NOR, est correcte ?
  3. Comment appelle-t-on, en mémoire flash, le mode qui stocke 3 bits d'information par cellule ?
  4. Quel principe d'écriture et d'effacement des données de la mémoire flash est correct ?
  5. Quelle description de la mémoire flash NAND 3D est correcte ?
  6. Quelle est la principale raison pour laquelle le nombre de réécritures d'une mémoire flash est limité ?
  7. Quel est l'objectif correct de la répartition de l'usure (wear leveling) utilisée notamment dans les SSD ?
  8. Quelle est l'unité correcte d'effacement des données dans une mémoire flash NAND ?
  9. Quelle propriété de la SRAM est correcte ?
  10. Dans les cellules à piégeage de charges largement utilisées en NAND 3D, quel est le matériau courant de la couche qui stocke les charges ?
  11. Dans quelle condition la rétention des données d'une mémoire flash tend-elle à se dégrader ?
  12. Quelle est la raison la plus appropriée pour laquelle, dans les procédés avancés récents, la surface des cellules SRAM se réduit plus difficilement que celle des circuits logiques ?
  13. Quelle technique les contrôleurs de flash NAND utilisent-ils pour faire face à l'augmentation des erreurs de lecture liée au passage au multiniveau ?
  14. Quel est l'usage typique de la mémoire flash NOR ?
  15. Quelle description du ramasse-miettes (garbage collection) des SSD est correcte ?
  16. Comment appelle-t-on, lors d'une lecture SRAM, l'opération qui charge préalablement les lignes de bit à la tension d'alimentation, etc. ?
  17. Quel mode d'injection d'électrons est principalement utilisé pour l'écriture (programmation) de la mémoire flash NAND ?
  18. Comment appelle-t-on le phénomène par lequel, en flash NAND, des lectures répétées d'un même bloc modifient progressivement la tension de seuil des cellules non lues ?
  19. Dans une flash NAND QLC (4 bits par cellule), combien d'états de tension de seuil une cellule doit-elle distinguer ?
  20. Dans les SSD TLC ou QLC, quel est l'objectif principal du mécanisme qui utilise une partie de la mémoire en mode SLC pour absorber temporairement les écritures ?
  21. Quel problème survient fréquemment lorsqu'on abaisse la tension d'alimentation d'une SRAM ?
  22. Quel avantage de la cellule SRAM 8T, qui ajoute à la 6T des transistors dédiés à la lecture, est correct ?
  23. Lors de l'effacement d'une mémoire flash, comment évolue la tension de seuil de la cellule lorsqu'on extrait les électrons de la grille flottante, etc. ?
  24. Quelle valeur est la plus proche du nombre de couches des NAND 3D récentes ?
  25. Quel est le rôle correct des transistors de sélection placés aux deux extrémités des cellules connectées en série d'une flash NAND ?
  26. Pour écrire dans une cellule SRAM, on tire une des lignes de bit à 0 V pour inverser l'état de la cellule. Quelle condition est exigée des transistors d'accès ?
  27. Quelle méthode d'écriture en flash NAND répète des impulsions d'écriture de tension progressivement croissante en vérifiant chaque fois la tension de seuil ?
  28. Quelle commande permet à l'OS de signaler au SSD les zones des fichiers supprimés, afin de rendre le ramasse-miettes plus efficace ?
  29. Quelle mémoire non volatile a été intégrée sur la même puce que les circuits logiques pour stocker le programme des microcontrôleurs ?
  30. Quel classement de la SLC, de la MLC et de la TLC par nombre de réécritures possibles décroissant est correct ?
  31. Quelle propriété de la mémoire flash est correcte ?
  32. Quelle mémoire est principalement utilisée dans les clés USB et les cartes SD ?
  33. Combien de bits une mémoire flash de type SLC (Single-Level Cell) stocke-t-elle par cellule ?
  34. Quelle caractéristique d'un SSD par rapport à un HDD (disque dur) est correcte ?
  35. Quel est l'usage principal le plus approprié de la SRAM ?
  36. En flash NAND, que faut-il faire pour écrire de nouvelles données dans une page déjà écrite ?
  37. Quelle différence entre l'EEPROM et la mémoire flash est correcte ?
  38. Quelle description de la marge de bruit statique (SNM), qui exprime la stabilité d'une cellule SRAM, est correcte ?
  39. Quelle valeur est la plus proche de l'ordre de grandeur du nombre de réécritures possibles d'une mémoire flash NAND SLC ?
  40. Quelle description de la « gestion des blocs défectueux » de la flash NAND est correcte ?
  41. Quelle description du « surprovisionnement » (over-provisioning) des SSD est correcte ?
  42. Quelle description de l'« amplification d'écriture » (write amplification) des SSD est correcte ?
  43. Quelle est l'unité de base de lecture et d'écriture (programmation) des données dans une mémoire flash NAND ?
  44. Quelle norme d'interface basée sur PCI Express est largement utilisée pour connecter les SSD rapides à l'hôte ?
  45. Quelle description de la « tension de rétention des données », qui fixe la limite basse lorsqu'on abaisse la tension d'alimentation d'une SRAM en veille pour réduire le courant de fuite, est correcte ?
  46. Dans une cellule SRAM 6T, quelle règle de conception est nécessaire pour que le contenu de la cellule ne s'inverse pas en lecture (prévention de la lecture destructive) ?
  47. Quel exemple d'« assistance à l'écriture », qui prévient les échecs d'écriture SRAM à basse tension, est correct ?
  48. Dans une flash NAND multiniveau (MLC ou TLC), pourquoi attribue-t-on aux états de tension de seuil adjacents des séquences de bits ne différant que d'un bit ?
  49. En NAND 3D, comment appelle-t-on la structure dont l'extrémité est usinée en marches pour connecter les interconnexions aux lignes de mot de chaque couche empilée ?
  50. En NAND 3D, quel est le principal avantage de la structure qui place les circuits périphériques, comme les amplificateurs de lecture, sous la matrice de cellules (CMOS under Array, etc.) ?

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