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CPU et architecture

Vérifiez les bases du CPU, comme le pipeline, la mémoire cache et l'architecture de von Neumann, avec des QCM.

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CPU et architecture : points clés

Un CPU exécute un programme en répétant la recherche, le décodage et l'exécution des instructions. La plupart des ordinateurs utilisent l'architecture de von Neumann, dans laquelle programmes et données sont stockés dans la même mémoire principale.

Parmi les techniques d'amélioration des performances figurent le pipeline, qui chevauche les étapes de traitement des instructions, les caches, qui comblent l'écart de vitesse avec la mémoire principale, et le traitement parallèle sur plusieurs cœurs. La miniaturisation des semi-conducteurs a soutenu toutes ces avancées.

Toutes les questions sur CPU et architecture (50)
  1. Quel est le principal objectif du traitement en pipeline d'un processeur ?
  2. Quel est le principal objectif d'une mémoire cache ?
  3. Quelle caractéristique de l'ordinateur de type von Neumann est correcte ?
  4. Quel est le principal objectif de l'intégration de plusieurs cœurs de processeur sur une même puce (multicœur) ?
  5. Quelle caractéristique du RISC (ordinateur à jeu d'instructions réduit) est correcte ?
  6. Quelle est la période d'une horloge de 1 GHz ?
  7. Quel est l'objectif de la prédiction de branchement d'un processeur ?
  8. Quelle est la principale raison pour laquelle les GPU conviennent aux calculs matriciels et à l'entraînement et l'inférence en IA ?
  9. Avec un temps d'accès au cache de 10 ns, un temps d'accès à la mémoire principale de 100 ns et un taux de succès du cache de 90 %, quel est le temps d'accès moyen ?
  10. Dans un circuit CMOS, si seule la tension d'alimentation est divisée par deux, toutes choses égales par ailleurs, comment évolue la puissance dynamique ?
  11. Que désignent principalement les noms ARM, x86 et RISC-V ?
  12. Quelle caractéristique de RISC-V est correcte ?
  13. Comment appelle-t-on l'architecture de processeur qui émet et exécute simultanément plusieurs instructions par cycle d'horloge ?
  14. Quel cache conserve les résultats de traduction d'adresses virtuelles en adresses physiques et accélère cette traduction ?
  15. Quel circuit dédié, intégré notamment aux SoC de smartphones, réalise l'inférence d'IA rapidement et avec une faible consommation ?
  16. Dans un ordinateur courant, quelle hiérarchie mémoire classée du plus rapide au plus lent est correcte ?
  17. Combien d'instructions par seconde environ un processeur à 2 GHz et de CPI moyen (cycles par instruction) de 0.5 exécute-t-il ?
  18. Pour un programme dont 90 % du traitement est parallélisable, quelle est l'accélération théorique maximale lorsque le nombre de processeurs tend vers l'infini ?
  19. Quel mode de traitement applique simultanément une même opération à plusieurs données au moyen d'une seule instruction ?
  20. Quelle organisation de processeur combine des cœurs hautes performances et des cœurs économes en énergie, utilisés selon la charge ?
  21. Quel mode d'exécution examine les dépendances entre instructions et exécute les instructions prêtes dans un ordre différent de celui du programme pour améliorer les performances ?
  22. Quel mécanisme du processeur suspend temporairement le traitement en cours pour traiter en priorité une demande, par exemple d'un périphérique externe ?
  23. Quel mécanisme transfère directement des données entre un périphérique et la mémoire sans passer par le processeur ?
  24. Quel circuit LSI regroupe sur une seule puce un processeur, de la mémoire et des périphériques comme des temporisateurs ou des ADC, et sert à la commande des appareils électroménagers et équipements ?
  25. Dans un processeur multicœur, quel mécanisme maintient la cohérence lorsque les caches de plusieurs cœurs contiennent des données de la même adresse ?
  26. Quelle technique modifie dynamiquement la fréquence de fonctionnement et la tension d'alimentation selon la charge pour réduire la consommation du processeur ?
  27. Quel exemple de vulnérabilité a révélé des attaques exploitant les traces laissées dans le cache par l'exécution spéculative pour déduire des données normalement inaccessibles ?
  28. Quel indicateur exprime la chaleur dégagée sous une charge élevée type et sert de référence pour la conception du refroidissement d'un processeur ?
  29. Quel indicateur exprime le nombre d'instructions exécutées par cycle d'horloge ?
  30. Comment appelle-t-on le problème selon lequel les contraintes de consommation et de dissipation thermique empêchent de faire fonctionner simultanément à pleine performance tous les circuits d'une puce ?
  31. Quelle est la désignation française courante du CPU ?
  32. Quelle description d'un processeur à 3 GHz est correcte ?
  33. Que désigne principalement le nombre 64 dans « processeur 64 bits » ?
  34. Quel est l'ordre correct du déroulement de base du traitement d'une instruction par le processeur ?
  35. Quel est le rôle de l'ALU (unité arithmétique et logique) du processeur ?
  36. Que contient le compteur ordinal (PC) du processeur ?
  37. Parmi les politiques d'écriture du cache, quelle description de l'écriture différée (write-back) est correcte ?
  38. Quelle description d'un cache associatif par ensembles est correcte ?
  39. Quelle est la taille usuelle d'une ligne de cache (bloc de cache) dans la plupart des processeurs actuels ?
  40. Dans un pipeline, lorsqu'une instruction utilise immédiatement le résultat de la précédente (aléa de données), quelle technique transmet directement le résultat du calcul à l'instruction suivante sans attendre l'écriture dans le registre ?
  41. Quelle description du petit-boutiste (little-endian) est correcte ?
  42. Quelle technique permet à un seul cœur de traiter simultanément les instructions de plusieurs threads afin d'utiliser efficacement ses unités d'exécution ?
  43. Dans les microcontrôleurs notamment, quelle méthode attribue aux registres des périphériques des adresses dans le même espace que la mémoire et les manipule avec les instructions ordinaires de lecture et d'écriture mémoire ?
  44. Quel est le rôle du chien de garde (watchdog timer) intégré à un microcontrôleur ?
  45. Quelle zone est généralement utilisée pour sauvegarder temporairement l'adresse de retour, entre autres, lors de l'appel d'un sous-programme (fonction) ?
  46. Quelle combinaison correspond à la classification des défauts de cache dite des « trois C » ?
  47. Dans un processeur à exécution dans le désordre, quel mécanisme valide (retire) dans l'ordre original du programme les résultats des instructions exécutées dans le désordre ?
  48. Quel est le principal objectif du renommage de registres dans un processeur à exécution dans le désordre ?
  49. Quelle organisation, utilisée notamment dans les accélérateurs d'IA, dispose de nombreuses unités de multiplication-accumulation en grille et calcule des produits matriciels en faisant circuler les données d'une unité à sa voisine ?
  50. Quel modèle représente graphiquement, avec l'intensité arithmétique (opérations par octet) en abscisse, si les performances d'un programme sont limitées par la puissance de calcul ou par la bande passante mémoire ?

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