微細化の先へ: これからの半導体技術
半導体は、トランジスタを小さくすることで、速く、省電力で、安くなってきました。しかし、小さくするだけで性能を伸ばすことは年々難しくなっています。このページでは、その理由と、いま研究・実用化が進んでいる技術の方向を、当サイトの用語・比較ページ・練習問題に対応づけて紹介します。
微細化が難しくなった理由
1965年に提唱されたムーアの法則は、チップに載るトランジスタの数がおよそ2年ごとに倍になるという経験則です。長いあいだ、トランジスタを小さくすると、数が増えるだけでなく、デナードスケーリングによって電圧も下げられ、面積あたりの消費電力を増やさずに速くできました。
ところが2000年代半ばごろから、しきい値電圧や電源電圧を下げにくくなり、リーク電流も増えたため、デナードスケーリングは成り立たなくなりました。いまも次のような壁があります。
- ゲートの制御が効きにくい: チャネルが短くなると、ゲートでオフにしても電流が漏れやすくなります(短チャネル効果)。
- 配線が遅くなる: 配線が細くなるほど抵抗が増え、RC遅延や電力のロスが大きくなります。トランジスタより配線が性能を決める場面が増えています。
- 露光と製造のコスト: 細かい模様を描くにはEUV露光のような高価な装置と多くの工程が必要で、1トランジスタあたりのコストが下がりにくくなっています。
- 熱: 小さな面積に多くのトランジスタを詰めるほど、熱を逃がすのが難しくなります。
なお、「3 nm」「2 nm」といった世代名は、いまではゲートの長さなど特定の寸法を表しておらず、世代を区別する呼び名として使われています。
そこで業界は、トランジスタの形を変える、配線の通し方を変える、チップを重ねる、電気の代わりに光を使う、シリコン以外の材料を使う、計算とメモリの関係を変える、といった複数の方向で性能を伸ばそうとしています。以下で、それぞれを順に紹介します。
1. トランジスタの形を変える: FinFET から GAA、CFET へ
平らなトランジスタ(プレーナ型)では、ゲートがチャネルの上の面にしか接していません。FinFETはチャネルをひれ(フィン)状に立て、3面からゲートで囲んで制御しやすくしました。さらにGAA(ゲートオールアラウンド)では、薄い板状のチャネル(ナノシート)を積み重ね、4面すべてをゲートで囲みます。3 nm〜2 nm級の世代から、GAAへの移行が進んでいます。
その先の候補が、nMOSとpMOSを縦に重ねるCFET(相補型FET)です。同じ回路をより小さな面積で作れる可能性があり、研究開発が進められています。
あわせて、電源の配線をウエハの裏側に回す裏面電源供給も実用化が始まっています。表側の配線の混雑と電圧降下を減らせるのが利点です。こうした技術は、設計と製造を同時に最適化するDTCOの考え方で進められています。
2. 細かく描く: EUV と High-NA EUV
微細化を支えてきたのは露光技術です。波長13.5 nmのEUV露光は、波長193 nmのArF液浸露光では何度も露光を重ねる必要があった細かい模様を、より少ない工程で描けるようにしました。さらに、レンズ(実際には反射鏡)の開口数(NA)を0.33から0.55に上げたHigh-NA EUVの導入も進んでいます。一方で、装置の価格や、1回に露光できる範囲が半分になることなど、新しい課題もあります。高分子が自然につくる規則正しい模様を使う誘導自己組織化(DSA)を、EUVと組み合わせてばらつきを減らす研究も行われています。
比較: EUVとDUV露光の違い
3. 重ねてつなぐ: 先端パッケージ・3D実装・チップレット
1枚のチップを大きく、細かくする代わりに、複数のチップを1つのパッケージの中で密につなぐ方法が広がっています。機能ごとに分けた小さなチップ(チップレット)を組み合わせれば、大きなチップより歩留まりがよく、部分ごとに最適な製造世代を選べます。
チップを横に並べてシリコンインターポーザの上でつなぐのが2.5D実装、チップを縦に重ねてTSV(シリコン貫通電極)などでつなぐのが3D実装です。AI向けのGPUでは、HBM(DRAMのチップを積み重ねたメモリ)をプロセッサのすぐ横に置くCoWoSのような実装が使われています。チップどうしを銅の電極で直接接合するハイブリッドボンディングは、はんだバンプより細かい間隔で多くの接続をつくれます。チップレットどうしをつなぐ規格としてUCIeも作られました。
パッケージ基板の芯材にガラスを使うガラスコア基板や、円形のウエハではなく四角い大きなパネルでまとめて実装するパネルレベルパッケージ(PLP)も、次の候補として注目されています。チップを貼り合わせるのではなく、1枚のウエハの上でトランジスタの層を順に積むモノリシック3D集積も研究されています。
比較: 2.5Dと3D実装の違い / DDR・LPDDR・GDDR・HBMの違い
チップレット 2.5D実装 3D実装 TSV ハイブリッドボンディング シリコンインターポーザ 再配線層(RDL) CoWoS HBM UCIe
4. 電気の代わりに光でつなぐ: シリコンフォトニクス
チップの外へデータを送る電気の配線は、速くするほど損失と消費電力が大きくなります。そこで、シリコンの製造技術で光の回路を作るシリコンフォトニクスを使い、光で信号を送る方法が広がっています。データセンターの光トランシーバーで使われているほか、光の部品をプロセッサやスイッチと同じパッケージに入れるCPO(コパッケージドオプティクス)の実用化も進んでいます。光と電子の回路を近づけて電気配線を光に置き換えていく取り組みは、日本では光電融合とも呼ばれます。電気の配線が長いほど損失が増えるので、光への変換をチップの近くで行うほど有利になります。
5. シリコン以外の材料を使う
すべての用途でシリコンが最適とは限りません。電力を変換するパワー半導体では、バンドギャップの大きいSiC(炭化ケイ素)やGaN(窒化ガリウム)が、電気自動車や急速充電器などで使われています。さらにバンドギャップの大きいGa2O3(酸化ガリウム)やダイヤモンド半導体の研究も進んでいます。
ロジックのトランジスタでは、原子数層の厚さしかない2次元材料を、将来のチャネル材料として使う研究が行われています。配線では、細くなると抵抗が急に増える銅に代わる金属も検討されています。
比較: SiとSiCのパワー半導体の違い / SiCとGaNの違い
6. メモリと計算の関係を変える
AIの計算では、演算そのものより、メモリとプロセッサの間でデータを運ぶ時間と電力が問題になりがちです。HBMのようにメモリを近くに置くほか、メモリの中や近くで計算するインメモリコンピューティングが研究されています。脳の神経回路をまねてスパイクで計算するニューロモーフィックコンピューティングも、データの移動を減らして電力を下げる試みの一つです。
メモリそのものも変わりつつあります。3D NANDはセルを縦に積み重ねることで容量を伸ばしてきました。DRAMでも同じように縦に積む3D DRAMの研究が進んでいます。また、MRAM、ReRAM、FeFETのように、電源を切っても内容が消えない新しいメモリも、用途を選んで使われ始めています。
7. 計算の原理を変える: 量子コンピュータ
トランジスタを小さくする方向とはまったく別に、量子力学の重ね合わせともつれを使って計算する量子ビットの研究も進んでいます。量子ビットは環境との相互作用で状態が崩れるデコヒーレンスに弱いため、超伝導のトランズモンは希釈冷凍機で絶対零度近くまで冷やして使います。シリコンのスピン量子ビットは、半導体工場の製造技術を生かせる方式として注目されています。実用的な計算には、多くの物理量子ビットで1つの論理量子ビットを守る量子誤り訂正が必要で、制御用の極低温CMOSなど、半導体の技術が大きく関わります。一方、将来の量子コンピュータで今の公開鍵暗号が破られる心配から、耐量子計算機暗号への移行も始まっています。
おすすめの学び方
新しい技術は、いまの技術のどこに限界があるかを知ると理解しやすくなります。まずはMOSFETとリソグラフィの分野で基本を確かめてから、このページで紹介した分野に進むのがおすすめです。製造工程をひととおり学ぶなら、学習コース「製造プロセスを一通り」が使えます。
よくある質問
ムーアの法則は終わったのですか?
トランジスタを小さくするだけで、速さ・電力・コストのすべてが自動的によくなる時代は終わったと考えられています。一方で、トランジスタの形の工夫、3D実装、チップレットなどによって、チップやパッケージ全体としての集積度と性能は伸び続けています。「ムーアの法則が終わったか」は、何を数えるか(1チップのトランジスタ数か、コストか、性能か)によって答えが変わります。
「2 nm」のトランジスタは本当に2 nmの大きさですか?
いいえ。いまの世代名は、ゲートの長さや配線の間隔など、特定の寸法を表していません。実際の寸法は世代名の数字よりかなり大きく、世代名は「前の世代より集積度や性能が上がった」ことを示す呼び名として使われています。
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このページは技術の大きな方向を説明するもので、特定の製品や量産の時期は扱っていません。各社の量産の状況や新しい技術の採用時期は変わりやすいので、最新の情報は各社の発表などで確認してください。