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SRAM et mémoire flash

Dans une flash NAND multiniveau (MLC ou TLC), pourquoi attribue-t-on aux états de tension de seuil adjacents des séquences de bits ne différant que d'un bit ?

  1. APour rendre l'effacement inutile
  2. BPour que, si un état est lu à tort comme l'état voisin, l'erreur ne porte que sur un seul bit
  3. CPour doubler la vitesse d'écriture
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Réponse : B. Pour que, si un état est lu à tort comme l'état voisin, l'erreur ne porte que sur un seul bit

Dans les cellules multiniveaux, les distributions de tension de seuil s'élargissent sous l'effet de la dégradation et des interférences, chevauchent les états voisins et provoquent des erreurs de lecture. Celles-ci se produisant presque toujours entre états voisins, une attribution en code de Gray, où les séquences de bits des états adjacents ne diffèrent que d'un bit, limite l'erreur à un seul bit et minimise la charge de l'ECC. Pour les 8 états de la TLC, on les ordonne par exemple 111→110→100→101→001→000→010→011.

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