Test et inspection
Apprenez les bases du test des semi-conducteurs (test sur plaquette, déverminage (burn-in), test par scan (DFT)) avec des QCM.
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Test et inspection : points clés
Les produits semi-conducteurs passent par plusieurs étapes de test pendant et après la fabrication. Le test sur plaquette, avant la découpe, détecte les puces défectueuses, et le test final, après mise en boîtier, garantit les caractéristiques des produits livrés.
Le déverminage (burn-in), qui élimine les défaillances précoces, et la conception pour la testabilité (DFT), qui intègre des fonctions de test dans les circuits, maintiennent une qualité élevée tout en limitant les coûts de test.
Toutes les questions sur Test et inspection (50)
- Quelle description du test sur wafer (test sous pointes) est correcte ?
- Quel est l'objectif du burn-in ?
- Quelle description de la conception par scan, l'une des techniques de conception en vue du test (DFT), est correcte ?
- Quels éléments sont principalement vérifiés lors du test DC (test des caractéristiques en courant continu) d'un semi-conducteur ?
- Quelle description du BIST (autotest intégré) est correcte ?
- Quelle description de la carte à pointes est correcte ?
- Quelle description du modèle de faute de collage (stuck-at), utilisé pour le test des circuits logiques, est correcte ?
- Quelle est la définition de la couverture de fautes (fault coverage) d'un ensemble de vecteurs de test ?
- Que désigne le KGD (Known Good Die), important lors du montage de plusieurs puces dans un même boîtier ?
- Comment appelle-t-on la technique consistant à mesurer simultanément plusieurs puces avec un testeur afin de réduire le coût du test ?
- Comment appelle-t-on la génération automatique, à partir de la netlist d'un circuit, de vecteurs de test destinés à détecter les fautes ?
- Comment appelle-t-on le test qui détecte des défauts tels que les fautes de pontage en mesurant le courant d'alimentation d'un circuit CMOS au repos ?
- Quelle est l'utilisation principale du boundary scan défini par la norme IEEE 1149.1 (JTAG) ?
- Quel équipement, associé au testeur lors du test final après mise en boîtier, alimente automatiquement les IC et les trie selon les résultats du test ?
- Comment appelle-t-on le diagramme bidimensionnel qui récapitule les résultats réussite/échec obtenus en faisant varier des conditions telles que la tension d'alimentation et la fréquence de fonctionnement ?
- Quel est l'enchaînement correct des tests d'un produit semi-conducteur courant ?
- Quels éléments sont principalement vérifiés lors du test AC ?
- Comment appelle-t-on la technique qui décompresse les vecteurs de test dans la puce et compresse les réponses afin de réduire le volume de données et le temps du test par scan ?
- Comment appelle-t-on le test réalisé à la fréquence de fonctionnement réelle pour détecter les défauts dans lesquels la propagation des signaux est trop lente ?
- Comment appelle-t-on le classement des produits selon leurs performances, comme la vitesse de fonctionnement ou la consommation, à partir des résultats de test ?
- Comment appelle-t-on le fait de fixer, lors du test, des seuils de décision légèrement plus stricts que la spécification du produit pour tenir compte des erreurs de mesure et des dérives dans le temps ?
- Lors du développement d'un programme de test, quel point est privilégié pour réduire le coût du test ?
- Quelle est aujourd'hui la méthode courante pour exploiter, lors de l'assemblage, l'information sur les puces déclarées défectueuses au test sur wafer ?
- Quelle est la raison principale de tester les semi-conducteurs automobiles non seulement à température ambiante, mais aussi à chaud et à froid ?
- Quel algorithme de test mémoire parcourt séquentiellement les adresses en répétant écritures et lectures de 0 et de 1, et détecte également des défauts tels que les interférences entre cellules voisines ?
- Quelle description de l'ATE (équipement de test automatique) est correcte ?
- Lors du test sur wafer, comment appelle-t-on le fait d'enfoncer légèrement la pointe après qu'elle a touché le plot d'électrode pour assurer un contact fiable ?
- Quelle combinaison correspond aux deux propriétés que la conception en vue du test cherche à améliorer ?
- Comment appelle-t-on le test qui évalue une puce en exécutant un OS et des applications dans un environnement proche des conditions d'utilisation réelles ?
- Quel indicateur de qualité exprime le nombre de défauts pour un million de produits expédiés ?
- Quel est l'objectif principal du test dans la fabrication des produits semi-conducteurs ?
- Lors du test sur wafer, à quel endroit de la puce les pointes de la carte à pointes sont-elles mises en contact ?
- Quelle est la méthode de base pour déterminer si une puce est saine lors du test d'un circuit logique ?
- Comment appelle-t-on l'ensemble formé par la séquence de signaux 0 et 1 appliqués successivement aux entrées d'une puce lors du test et par les valeurs attendues correspondantes ?
- Comment appelle-t-on les motifs dédiés, placés par exemple entre les puces du wafer (chemins de découpe), qui servent à mesurer les caractéristiques des transistors, résistances, etc. pour évaluer le procédé ?
- Comment appelle-t-on le contrôle qui, sur un wafer ayant terminé le front-end, mesure la tension de seuil, la résistance carrée, etc. des TEG pour vérifier que le procédé est conforme ?
- Quel composant d'un outillage de test reliant le testeur à l'IC utilise de fines aiguilles télescopiques à ressort pour assurer un contact fiable avec les broches ?
- Comment appelle-t-on la carte imprimée, montée sur la tête de test du testeur, qui porte le support de l'IC et les composants périphériques et achemine les signaux jusqu'à l'IC pour chaque produit ?
- Quel est le principal avantage des cartes à pointes de type vertical, dont les pointes sont disposées perpendiculairement aux plots ?
- Au fil du test sur wafer, des débris d'aluminium des plots, etc. adhèrent à l'extrémité des pointes. Quel traitement est alors effectué périodiquement ?
- Dans un prober, quel est l'objectif de pouvoir réguler à chaud ou à froid la température du support du wafer (chuck) ?
- Quelle combinaison désigne correctement, d'une part, le test qui détecte de manière exhaustive les fautes structurelles du circuit (collages, etc.) à l'aide du scan, et d'autre part, le test qui vérifie le fonctionnement conformément à l'usage réel ?
- Comment appelle-t-on le fait de déclarer défectueuses et de rebuter des puces en réalité bonnes, en raison de seuils trop stricts ou de mesures instables ?
- Lors du test d'une mémoire, quel est l'objectif principal d'établir une carte indiquant quel bit de quelle adresse est défectueux ?
- Lors de la compression des sorties en test par scan, pourquoi faut-il éliminer les signaux dont la valeur 0 ou 1 n'est pas déterminée en simulation (valeurs indéterminées X) ?
- Pour tester une interface de communication série rapide, quelle méthode reboucle la sortie du circuit d'émission de la puce sur son circuit de réception afin que la puce vérifie elle-même la communication ?
- Comment appelle-t-on la méthode qui modifie dynamiquement, par puce ou par lot, les éléments de test et les seuils en fonction des résultats intermédiaires et des statistiques du test sur wafer, etc. ?
- Lors du test d'un convertisseur AD, quel est l'objectif principal d'appliquer en entrée une sinusoïde lente ou un signal similaire et de compter le nombre d'occurrences de chaque code de sortie (histogramme) ?
- Pour une puce défaillante au test par scan, comment appelle-t-on le traitement qui restreint logiquement les emplacements de faute probables à partir des sorties et des vecteurs présentant des discordances ?
- Quelle méthode modélise, à partir du circuit de la cellule, les défauts internes d'une cellule standard tels que les courts-circuits et circuits ouverts de transistors, pour générer des vecteurs de test ?