Welke standaardmethodiek wordt bij verificatie met SystemVerilog gebruikt om een goed herbruikbare testomgeving (testbench) op te bouwen?

Antwoord: C. UVM (Universal Verification Methodology)

UVM is een standaardmethodiek met een klassenbibliotheek waarmee in SystemVerilog een testbench wordt opgebouwd uit onderdelen, zoals een driver die ingangen aanstuurt, een monitor die uitgangen bewaakt en een scoreboard dat met verwachte waarden vergelijkt. De onderdelen kunnen ook voor de verificatie van andere ontwerpen worden hergebruikt, en het genereren van invoer met beperkte willekeur en het verzamelen van coverage zijn gemakkelijk in te bouwen. Het is gestandaardiseerd als IEEE 1800.2. OPC en CMP zijn productietechnieken.