IC 설계 흐름과 EDA
사양 결정부터 RTL 설계, 논리 합성, 배치·배선, 정적 타이밍 분석에 이르는 IC 설계 흐름을 객관식 문제로 확인합니다.
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IC 설계 흐름과 EDA: 핵심 정리
IC 설계는 사양을 정하고, 하드웨어 기술 언어로 회로를 레지스터 전송 수준(RTL)으로 기술한 뒤, 논리 합성으로 게이트 수준의 넷리스트로 변환하고, 배치·배선으로 레이아웃을 만드는 순서로 진행됩니다.
각 단계에서 EDA 툴을 이용한 시뮬레이션, 정적 타이밍 분석(STA), 검증이 필요합니다. 설계 규모가 클수록 검증에 드는 노력도 커집니다.
IC 설계 흐름과 EDA 전체 문제 (15)
- 트랜지스터를 빼곡히 깔아 둔 공통 기반(마스터)을 미리 만들어 두고, 배선층만 품종별로 설계하여 제조하는 방식은 무엇인가?
- SystemVerilog를 사용한 검증에서 재사용하기 쉬운 테스트 환경(테스트벤치)을 구성하기 위한 표준 방법론은 무엇인가?
- 레이아웃 검증에서 입력 단자가 플로팅(어디에도 연결되지 않은 상태)되어 있지 않은지, 전원끼리 단락되지 않았는지 등 전기적 연결 오류를 조사하는 검사는 무엇인가?
- 설계가 만족해야 할 성질(예: '요청이 오면 3사이클 이내에 응답한다')을 기술해 두고 시뮬레이션 중이나 형식 검증에서 자동으로 검사하게 하는 기법은 무엇인가?
- 저전력 설계에서 전원 도메인, 전원 차단, 레벨 시프터 등 '전원 의도'를 회로 기술과 별도로 모아서 기술하는 표준 형식은 무엇인가?
- 서로 다른 클록으로 동작하는 회로 사이에서 신호를 주고받는 부분에 동기화 회로가 올바르게 들어 있는지 전용 툴로 확인하는 검증을 무엇이라고 하는가?
- 설계 막바지나 제조 도중에 발견된 작은 수정을 설계 전체를 다시 하지 않고 기존 레이아웃을 부분적으로 변경하여 반영하는 것을 무엇이라고 하는가?
- 스탠더드 셀 배치에서 셀 사이의 틈을 메우거나, 웰의 전위를 고정하거나, 전원 노이즈를 억제하기 위해 두는 기능이 없는(또는 보조적인) 셀의 조합으로 올바른 것은 무엇인가?
- 스탠더드 셀의 지연과 소비 전력을 다양한 입력 천이 시간, 부하 커패시턴스, 전압, 온도 조건에서 회로 시뮬레이션하여 표로 정리하는 작업을 무엇이라고 하는가?
- 정적 타이밍 분석에서 같은 칩 안에서도 위치에 따라 트랜지스터와 배선의 지연이 달라지는 것을 고려하기 위해 지연에 계수를 곱해 여유를 두는 기법을 무엇이라고 하는가?
- 코너 조건에서 최악의 값을 조합하는 대신 지연의 편차를 확률 분포로 다루어 타이밍을 만족할 확률을 구하는 분석 기법은 무엇인가?
- 타이밍 제약(SDC)에서 클록 지터나 스큐 예상분 등으로서 클록 주기에서 미리 빼 두는 여유를 지정하는 것은 무엇인가?
- 정적 타이밍 분석에서 비관적이 되기 쉬운 일반 분석의 결과를, 위반된 경로에 대해 실제 신호 전달 방식에 기반하여 상세히 재계산하여 불필요한 여유를 제거하는 기법을 무엇이라고 하는가?
- 아날로그 회로 설계에서 제조 편차에 의한 트랜지스터 특성의 변화를 무작위로 여러 번 부여하여 시뮬레이션하고 성능 분포와 수율을 추정하는 기법은 무엇인가?
- 회로의 논리 시뮬레이션 방식 중 신호 값이 변화했을 때(이벤트)에만 그 영향을 받는 부분을 계산하는 방식은 무엇인가?