Nederlands
Menu

LSI-ontwerpflow en EDA

Welk standaardformaat beschrijft bij laagvermogenontwerp de "voedingsintentie" zoals voedingsdomeinen, het uitschakelen van voeding en level shifters, afzonderlijk van de schakelingsbeschrijving?

  1. AUPF (Unified Power Format)
  2. BGDSII
  3. CSPICE-netlist
Antwoord en toelichting tonen

Antwoord: A. UPF (Unified Power Format)

UPF is een standaardformaat dat de voedingsintentie van het ontwerp beschrijft: welk blok op welke voeding werkt, wanneer de voeding wordt uitgeschakeld en welke isolatiecellen en level shifters tussen domeinen worden geplaatst. Het is gestandaardiseerd als IEEE 1801. Omdat het in een apart bestand staat naast de RTL, kan bij dezelfde RTL alleen de voedingsconfiguratie worden gewijzigd, en tools voor logische synthese, verificatie en place and route kunnen de voedingsstructuur consistent behandelen.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over LSI-ontwerpflow en EDA

  1. Hoe heet de verificatie waarbij met een speciale tool wordt gecontroleerd of op de plaatsen waar signalen worden doorgegeven tussen schakelingen met verschillende klokken, synchronisatieschakelingen correct zijn aangebracht?
  2. Hoe heet het doorvoeren van een kleine wijziging, gevonden laat in het ontwerp of tijdens de productie, door de bestaande layout gedeeltelijk aan te passen zonder het hele ontwerp opnieuw te doen?
  3. Welke combinatie is juist voor cellen zonder (of met slechts ondersteunende) functie die bij de plaatsing van standaardcellen worden gezet om gaten tussen cellen te vullen, de well-potentiaal vast te leggen en voedingsruis te onderdrukken?
  4. Hoe heet het werk waarbij de vertraging en het vermogensverbruik van standaardcellen onder verschillende overgangstijden van de ingang, belastingcapaciteiten, spanningen en temperaturen met schakelingssimulatie worden bepaald en in tabellen worden samengevat?
  5. Hoe heet bij statische timinganalyse de methode waarbij vertragingen met een factor worden vermenigvuldigd om marge te nemen voor het feit dat de vertraging van transistors en bedrading binnen dezelfde chip per plaats varieert?

Vergelijkingen bij dit onderwerp