Nederlands
Menu

LSI-ontwerpflow en EDA

Welke methode controleert zonder simulatie wiskundig dat de logica van een schakeling voor en na logische synthese niet is veranderd?

  1. AFormele equivalentieverificatie (formele verificatie)
  2. BDRC
  3. CDicing
Antwoord en toelichting tonen

Antwoord: A. Formele equivalentieverificatie (formele verificatie)

Formele equivalentieverificatie is een verificatie die met wiskundige methoden uitputtend nagaat of twee schakelingen dezelfde logische functie realiseren. Er hoeven geen testpatronen te worden opgesteld en de equivalentie kan voor alle combinaties van ingangen worden gegarandeerd, zodat de methode wordt gebruikt voor controle voor en na logische synthese, place and route en ECO. Alle combinaties met simulatie proberen is al bij enkele tientallen ingangsbits onhaalbaar. DRC is een controle van geometrische regels.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over LSI-ontwerpflow en EDA

  1. Welke uitspraak over het standaardcelontwerp (standard cell) is juist?
  2. Welke eigenschap van een FPGA is juist?
  3. Wat is het belangrijkste doel van klokboomsynthese (CTS) in de place-and-routefase?
  4. Wat is de juiste betekenis van "IP (IP-core)" bij LSI-ontwerp?
  5. Welke timingovertreding bij statische timinganalyse treedt op wanneer het signaal direct na de klokflank te snel verandert, zodat de flipflop de vorige gegevens niet meer correct kan vasthouden?

Vergelijkingen bij dit onderwerp