LSI設計フロー・EDA
仕様設計からRTL設計、論理合成、配置配線、静的タイミング解析までのLSI設計フローを3択問題で確認できます。
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LSI設計フロー・EDAの要点
LSIの設計は、仕様を決め、ハードウェア記述言語でRTL(レジスタ転送レベル)の回路を記述し、論理合成でゲートの接続(ネットリスト)に変換し、配置配線でレイアウトをつくる流れで進みます。
各段階では、EDAツールによるシミュレーション、静的タイミング解析(STA)、検証が欠かせません。設計規模が大きくなるほど、検証にかかる手間が大きくなります。
LSI設計フロー・EDAの問題一覧（50問）
- 一般的なデジタルLSIの設計フローの順序として正しいものはどれか。
- 論理合成の説明として正しいものはどれか。
- 静的タイミング解析(STA)の説明として正しいものはどれか。
- RTL設計で主に使われるハードウェア記述言語はどれか。
- レイアウト検証におけるDRC(デザインルールチェック)の説明として正しいものはどれか。
- 論理合成の前後で回路の論理が変わっていないことを、シミュレーションを使わずに数学的に確認する手法はどれか。
- スタンダードセル方式の設計の説明として正しいものはどれか。
- FPGAの特徴として正しいものはどれか。
- 配置配線工程でのクロックツリー合成(CTS)の主な目的はどれか。
- LSI設計で使われる「IP(IPコア)」の意味として正しいものはどれか。
- 静的タイミング解析で、信号がクロックのエッジ直後に早く変化しすぎて、フリップフロップが前のデータを正しく保持できなくなるタイミング違反はどれか。
- ファウンドリが設計者に提供する、デザインルール、デバイスモデル、セルライブラリなどの設計用データ一式を何と呼ぶか。
- トランジスタレベルの回路の電圧や電流を、デバイスモデルを使って詳しく計算する回路シミュレータの代表はどれか。
- C言語やC++などで書いたアルゴリズムの記述から、RTLを自動で生成する技術を何と呼ぶか。
- 使っていない回路ブロックへのクロックの供給を止めて、無駄な消費電力を減らす低消費電力設計の手法はどれか。
- 静的タイミング解析でセットアップ違反が見つかったときの対策として適切なものはどれか。
- 静的タイミング解析を、プロセスのばらつき・電源電圧・温度の組み合わせを変えた複数の条件で行う理由として正しいものはどれか。
- 配置配線後のレイアウトから、配線の抵抗や容量を取り出す工程を何と呼ぶか。
- 大規模なSoCの検証で、設計した回路を専用のハードウェアやFPGAの上で動かし、ソフトウェアと組み合わせて高速に検証する手法はどれか。
- 設計と検証を終え、マスク製作のためのデータを製造側に引き渡すことを何と呼ぶか。
- テープアウト前の最終確認(サインオフ)で、タイミングの検証と並んで行う電源配線の解析はどれか。
- 製造上のばらつきや欠陥の影響を受けにくいように、レイアウトなどを工夫する設計の考え方はどれか。
- アナログ回路のレイアウトで、ペアにするトランジスタを、互いの重心が一致するように分割して配置する手法はどれか。
- レイアウトの空いた場所に、回路として機能しないダミーパターンを配置する主な目的はどれか。
- ダブルパターニングを前提としたレイアウトで、設計ツールが行うパターンの割り振りとして正しいものはどれか。
- ネットリストの説明として正しいものはどれか。
- 論理合成や静的タイミング解析で、クロック周期や入出力の遅延などのタイミングの条件を記述したものを何と呼ぶか。
- マスク製作のために製造側に渡すレイアウトデータの代表的な形式はどれか。
- 配置配線の最初に、大きな回路ブロックや入出力端子、電源配線などのおおまかな配置を決める工程はどれか。
- RTLの検証で、検証がどれだけ十分に行われたかを評価するために使われる指標はどれか。
- 「EDA」が表すものとして正しいものはどれか。
- EDAツールの世界市場で大きなシェアをもつ企業の組み合わせとして正しいものはどれか。
- 大規模なLSIの開発で、全体の工数の中で大きな割合を占めるとされる作業はどれか。
- LSIの設計の評価でよく使われる「PPA」が表す3つの指標の組み合わせとして正しいものはどれか。
- トランジスタの寸法や配置を一つひとつ人が設計して、性能や面積を極限まで追求する設計手法はどれか。
- トランジスタを敷き詰めた共通の下地(マスター)をあらかじめつくっておき、配線層だけを品種ごとに設計して製造する方式はどれか。
- SystemVerilogを使った検証で、再利用しやすいテスト環境(テストベンチ)を組み立てるための標準的な方法論はどれか。
- レイアウト検証で、入力端子が浮いたまま(どこにもつながっていない)になっていないか、電源どうしが短絡していないかなど、電気的な接続の誤りを調べる検査はどれか。
- 設計が満たすべき性質(例えば「要求が来たら3サイクル以内に応答する」)を記述しておき、シミュレーション中や形式検証で自動的にチェックさせる手法はどれか。
- 低消費電力設計で、電源ドメインや電源の遮断、レベルシフタなどの「電源の意図」を、回路の記述とは別にまとめて記述する標準形式はどれか。
- 異なるクロックで動く回路どうしの間で信号を受け渡す部分に、同期化の回路が正しく入っているかを専用のツールで確認する検証を何と呼ぶか。
- 設計の終盤や製造の途中で見つかった小さな修正を、設計全体をやり直さずに、既存のレイアウトを部分的に変更して反映することを何と呼ぶか。
- スタンダードセルの配置で、セルの間のすき間を埋めたり、ウェルの電位を固定したり、電源のノイズを抑えたりするために置く機能をもたない(または補助的な)セルの組み合わせとして正しいものはどれか。
- スタンダードセルの遅延や消費電力を、さまざまな入力の遷移時間・負荷容量・電圧・温度の条件で回路シミュレーションして表にまとめる作業を何と呼ぶか。
- 静的タイミング解析で、同じチップの中でも場所によってトランジスタや配線の遅延がばらつくことを考慮するため、遅延に係数を掛けて余裕をとる手法を何と呼ぶか。
- コーナー条件で最悪の値を組み合わせるのではなく、遅延のばらつきを確率分布として扱い、タイミングを満たす確率を求める解析手法はどれか。
- タイミングの制約(SDC)で、クロックのジッタやスキューの見込みなどとしてクロックの周期から差し引いておく余裕を指定するものはどれか。
- 静的タイミング解析で、悲観的になりやすい通常の解析の結果を、違反した経路について実際の信号の伝わり方にもとづいて詳しく再計算し、余分な余裕を取り除く手法を何と呼ぶか。
- アナログ回路の設計で、製造のばらつきによるトランジスタの特性の変化をランダムに何度も与えてシミュレーションし、性能の分布や歩留まりを見積もる手法はどれか。
- 回路の論理シミュレーションの方式で、信号の値が変化したとき(イベント)にだけ、その影響を受ける部分を計算する方式はどれか。