LSI-ontwerpflow en EDA

Waarom wordt statische timinganalyse uitgevoerd onder meerdere voorwaarden met verschillende combinaties van procesvariatie, voedingsspanning en temperatuur?

  1. AOm de analysetijd te verkorten
  2. BOm te bevestigen dat in alle omstandigheden aan de timing wordt voldaan, ook als productievariatie en gebruiksomgeving veranderen
  3. COm het oppervlak van de layout te verkleinen
Antwoord en toelichting tonen

Antwoord: B. Om te bevestigen dat in alle omstandigheden aan de timing wordt voldaan, ook als productievariatie en gebruiksomgeving veranderen

De snelheid van transistors verandert met productievariatie (process), voedingsspanning (voltage) en temperatuur (temperature). Bij voorwaarden waarin de schakeling trager is, treden gemakkelijker setupovertredingen op en bij voorwaarden waarin zij sneller is, holdovertredingen; daarom wordt in meerdere PVT-hoeken geanalyseerd en gecontroleerd dat de schakeling onder alle voorwaarden goed werkt. Bij fijne processen bestaat ook inversie, waarbij de schakeling bij lage spanning trager wordt naarmate de temperatuur lager is, en het aantal hoeken neemt toe. De analysetijd wordt juist langer.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over LSI-ontwerpflow en EDA

  1. Hoe heet het proces waarbij uit de layout na place and route de weerstand en capaciteit van de bedrading worden gehaald?
  2. Welke methode wordt bij de verificatie van grote SoC's gebruikt om de ontworpen schakeling op speciale hardware of een FPGA te laten werken en in combinatie met software snel te verifiëren?
  3. Hoe heet het overdragen van de gegevens voor maskerproductie aan de productiekant na afronding van ontwerp en verificatie?
  4. Welke analyse van de voedingsbedrading wordt bij de laatste controle vóór tape-out (sign-off) naast de timingverificatie uitgevoerd?
  5. Welke ontwerpgedachte past de layout enzovoort zo aan dat deze minder gevoelig is voor productievariatie en defecten?

Vergelijkingen bij dit onderwerp