LSI-ontwerpflow en EDA

Welke instelling in de timingbeperkingen (SDC) geeft de marge aan die als klokjitter en verwachte skew van de klokperiode wordt afgetrokken?

  1. AClock uncertainty (klokonzekerheid)
  2. BDosis
  3. CAspectverhouding
Antwoord en toelichting tonen

Antwoord: A. Clock uncertainty (klokonzekerheid)

Clock uncertainty is een instelling waarmee de invloed van klokjitter en de skew die vóór place and route wordt verwacht, als marge bij de timinganalyse wordt afgetrokken. Bij een periode van 1 ns en een onzekerheid van 50 ps moeten de gegevens bijvoorbeeld binnen 0,95 ns aankomen. De waarde wordt aan de ontwerpfase aangepast en na place and route vervangen door de skew die uit de werkelijke klokboom is berekend, waarbij alleen het jitteraandeel blijft staan. Dosis en aspectverhouding zijn termen uit de productie.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over LSI-ontwerpflow en EDA

  1. Hoe heet bij statische timinganalyse de methode waarbij het resultaat van de gewone, vaak pessimistische analyse voor overtredende paden gedetailleerd opnieuw wordt berekend op basis van de werkelijke signaalvoortplanting, zodat overbodige marge wordt weggenomen?
  2. Welke methode simuleert bij het ontwerp van analoge schakelingen telkens opnieuw met willekeurig toegepaste variatie in transistoreigenschappen door productievariatie en schat de verdeling van prestaties en de opbrengst?
  3. Welke methode voor logische simulatie van schakelingen berekent alleen wanneer een signaalwaarde verandert (een gebeurtenis) de delen die daardoor worden beïnvloed?
  4. Welke volgorde is juist voor de ontwerpflow van een gewone digitale LSI?
  5. Welke uitspraak over logische synthese is juist?

Vergelijkingen bij dit onderwerp