Nederlands
Menu

LSI-ontwerpflow en EDA

Welke uitspraak over statische timinganalyse (STA) is juist?

  1. ADe chip wordt daadwerkelijk als prototype gemaakt en de werksnelheid wordt gemeten
  2. BMet simulatie met veel testpatronen wordt de werking gecontroleerd
  3. CZonder testpatronen worden de vertragingen van alle paden in de schakeling berekend en wordt gecontroleerd of aan de timingbeperkingen wordt voldaan
Antwoord en toelichting tonen

Antwoord: C. Zonder testpatronen worden de vertragingen van alle paden in de schakeling berekend en wordt gecontroleerd of aan de timingbeperkingen wordt voldaan

STA is een methode die voor alle signaalpaden van de schakeling de vertragingen van cellen en bedrading optelt en uitputtend onderzoekt of aan timingbeperkingen zoals setup- en holdtijd wordt voldaan. Er zijn geen testpatronen nodig en ook paden die met patronen worden gemist, worden volledig gecontroleerd, zodat het de kern is van timingverificatie van grootschalige LSI's. De juistheid van de logica wordt echter niet gecontroleerd, dus functionele verificatie gebeurt afzonderlijk, bijvoorbeeld met simulatie.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over LSI-ontwerpflow en EDA

  1. Welke hardwarebeschrijvingstaal wordt vooral gebruikt bij RTL-ontwerp?
  2. Welke uitspraak over DRC (design rule check) bij layoutverificatie is juist?
  3. Welke methode controleert zonder simulatie wiskundig dat de logica van een schakeling voor en na logische synthese niet is veranderd?
  4. Welke uitspraak over het standaardcelontwerp (standard cell) is juist?
  5. Welke eigenschap van een FPGA is juist?

Vergelijkingen bij dit onderwerp