チップレットとは? 1つのチップを小さく分けて組み合わせる理由
チップレットとは、大きなチップの回路を小さなチップに分けて作り、1つのパッケージの中でつなぐ作り方です。チップは大きいほど不良品が増えて高くつき、作れる大きさにも上限があります。そのため、AMD・Intel・Apple・NVIDIAなどが使っています。ただし、つなぎ目で電力や時間が余分にかかるので、いつも得とは限りません。
この記事でわかること
- 1つの大きなチップが高くつく理由と、作れる大きさの上限
- チップレットに分けると得をする3つの点
- チップどうしのつなぎ方(基板・シリコンの橋・積み重ね)と、規格のUCIe
- 分けることで増える負担と、AMD・Intel・Apple・NVIDIAの実例
前提知識: チップ(集積回路)が「部品と配線を1つのシリコンのかけらにまとめた回路」だと知っていると読みやすくなります。「集積回路(IC)とは?」で説明しています。
身近なところでは: ニュースに出るチップレット
「新しいCPUはチップレットの構成」「2つのチップを1つのGPUとして動かす」。パソコンのCPUやAI用のGPUのニュースで、こうした言葉を見かけます。どちらも、1つの製品の中に、チップが複数入っていることを指しています。
例えば、NVIDIAが2024年に発表したAI用のGPU「B200」は、大きなチップ2つを1つのGPUとして動かします。2022年にAppleが発表したM1 Ultraも、2つのチップをつないだものです。
一方、スマホの中心のチップは、2026年時点でも多くが1つのチップで作られています。チップレットは、大きなチップほど得になりやすい作り方だからです。
まず言葉の整理: ダイ、モノリシック、チップレット
チップは、シリコンの円い板(ウエハ)の上にたくさん並べて作り、最後に1個ずつ切り分けます。切り分けたシリコンのかけらを「ダイ」と呼びます。ニュースの「チップ」は、ダイを指すことも、包んだ完成品を指すこともあります。
ダイは、外の部品とつなぐ端子のついた包みに入れて、製品になります。この包みをパッケージと呼びます。作り方の流れは「半導体チップはどうやって作られる?」で説明しています。
製品に必要な回路を、すべて1つのダイにまとめる作り方を「モノリシック」と呼びます。「1つの岩でできた」という意味の言葉です。多くのチップは、この形で作られています。
これに対して、回路をいくつかのダイに分けて作り、1つのパッケージの中でつないで1つの製品にする作り方があります。分けた1つ1つの小さなダイを、チップレットと呼びます。Intelは同じものを「タイル」と呼んでいます。
しくみ① 大きなダイほど不良品が増える
どんなに清潔な工場でも、ウエハの上には、目に見えない小さなごみや傷がつきます。これを欠陥と呼びます。回路の大事な場所に欠陥が1つ乗ると、そのダイは正しく動かず、不良品になります。
作ったもののうち、良品の割合を歩留まりと呼びます。欠陥がでたらめな場所に落ちるなら、面積の大きなダイほど欠陥に当たりやすくなります。つまり、ダイが大きいほど歩留まりは下がります。
数字で考えてみます。不良を生む欠陥が、1cm²あたり平均0.1個の割合で、でたらめな場所に落ちると仮定します。このとき、200mm²(2cm²)のダイに欠陥が1つも落ちない割合は、確率の計算で約82%です。
では、4倍の800mm²のダイはどうでしょう。これは、200mm²の区画が4つ並んだものと考えられます。4つの区画すべてに欠陥がない必要があるので、0.82を4回掛けて約45%です。良品は半分を切ります。
同じ面積を200mm²のダイ4つに分けると、良品は約82%です。検査で良品だけを選んで組み合わせます。大きなダイ100個分のシリコンで比べると、大きなダイの良品は約45個です。小さなダイなら、4個1組の製品を約80組作れます。
ただし、この比べ方は、つなぐための回路が増やす面積と、検査や組み立ての費用・不良を入れていません。それらを入れると、差は縮みます。
ここで使ったのは、ポアソン歩留まりモデルと呼ばれる、いちばん簡単な考え方です。ウエハの縁で欠けるダイや、欠陥が固まって起きることも無視しました。数字を変えて試すなら「ダイ数・歩留まり計算ツール」が使えます。
しくみ② 一度に写せる大きさには上限がある
ダイの大きさには、もう1つの壁があります。回路の模様は、原版の模様を光でウエハに写す機械で作ります。この機械を露光装置と呼びます。くわしくは「EUV露光とは?」で説明しています。
露光装置は、ウエハ全体を一度に写すのではありません。決まった広さの範囲を、場所をずらしながら何十回も写していきます。広く使われている装置では、1回に写せる範囲は最大で26mm×33mm、約858mm²です(ASMLの装置の仕様)。
1つのダイは、ふつうこの範囲の中に収める必要があります。そのため、約858mm²が、1つのダイの大きさのおよその上限になります。写すときの原版をレチクルと呼ぶので、この上限は「レチクルの限界」とも呼ばれます。
NVIDIAのB200は、この上限いっぱいの大きさのダイを2つつないでいます。1つのダイに載りきらない回路を、分けて載せたわけです。なお、新しいHigh-NAという世代のEUV露光装置では、1回に写せる範囲が半分の26mm×16.5mmになります。
しくみ③ 分けると得をする3つの点
1. 歩留まりがよくなる
1つ目は、ここまで見た歩留まりです。小さなダイなら、不良になっても捨てるのはそのダイだけで済みます。ただし、組み立てる前に、それぞれのダイが良品だと確かめておくことが前提です(後で説明します)。
2. 部分ごとに製造の世代を選べる
チップの製造技術には「7nm」「3nm」のような世代の名前があります。新しい世代ほど回路を細かく作れますが、ウエハ1枚の値段も高くなります。数字の意味は「「2nm」「3nm」は何の長さ?」で説明しています。
チップの中には、外の部品とデータをやり取りする回路があります。これをI/O(入出力)の回路と呼びます。I/Oの回路は、新しい世代で作っても小さくなりにくいので、高い世代を使う得が少ないのです。
AMDは2019年、サーバー用のCPU「EPYC」の第2世代(開発名Rome)で、この考え方を使いました。計算を受け持つダイを当時最先端の7nm世代で最大8個作り、I/Oのダイは1つだけ、古くて安い14nm世代で作りました。
3. 同じダイを使い回せる
同じ計算用のダイを、数を変えて組み合わせれば、性能の違う製品を何種類も作れます。AMDは、第2世代EPYCと同じ計算用のダイを、パソコン用のRyzen 3000シリーズにも使いました。新しく設計するダイの種類が減るので、開発の手間と費用を抑えられます。
しくみ④ ダイどうしをどうつなぐか
分けたダイどうしは、たくさんの配線でつなぎます。配線が多く短いほど、多くのデータを少ない電力で送れます。つなぎ方は大きく3つです。
基板の配線でつなぐ
いちばん簡単なのは、パッケージの土台の板(パッケージ基板)の上にダイを並べ、板の中の配線でつなぐ方法です。この板は樹脂でできていて安く作れますが、配線が太いので、通せる本数は多くありません。第2世代EPYCは、この方法でつないでいます。
シリコンの板や橋でつなぐ
もっと多くの配線が要るときは、チップと同じ方法で細い配線を作ったシリコンを、ダイの下に入れます。大きなシリコンの板の上にダイを並べるのがインターポーザです。AI用のGPUとメモリをつなぐのによく使われ、「HBMとは?」で説明しています。
Appleは、M1 Ultraの2つのダイを、1万本を超える信号をつなぐシリコンの中継の板でつないだと説明しています。Appleはこれを「UltraFusion」と呼び、ソフトウェアからは1つのチップに見えるとしています。
板全体ではなく、ダイの境目の下にだけ、小さなシリコンの橋を埋め込む方法もあります。Intelはこれを「EMIB」と呼び、2017年から量産に使っています(Intelの資料による)。
ダイを横に並べ、こうした細い配線でつなぐ方法を、まとめて2.5D実装と呼びます。平らに並べる「2次元」と、積み重ねる「3次元」の中間という意味の呼び名です。
積み重ねる
ダイを縦に積み重ねてつなぐ方法を、3D実装と呼びます。上下の距離がとても短く、ダイの面の全体を使ってつなげるので、接続の数を大きく増やせます。
積み重ねたダイどうしを、はんだを使わず、銅の電極どうしを直接くっつける方法があります。これをハイブリッドボンディングと呼びます。AMDのRyzen 7 5800X3D(2022年発売)は、TSMCのこの技術で、計算用のダイに記憶用のダイを積みます。
共通のつなぎ方の規格: UCIe
ここまでの例は、どれも1つの会社が設計したダイを、独自の方法でつないでいます。別の会社のダイを組み合わせるには、つなぎ方の決まりをそろえる必要があります。
そこで2022年3月、半導体やITの大手10社が、共通の規格を作る団体を発表しました。AMD、Arm、Intel、Samsung、TSMCなどです。この規格をUCIeと呼びます。ダイどうしの間で、信号をどう送り、データをどんな手順でやり取りするかを決めています。
2024年8月に発表された改訂版(UCIe 2.0)では、積み重ねる3D実装のための決まりも加わりました。ただし、規格がそろっても、電気の配り方、熱、検査まで含めて他社のダイを組み合わせるには、まだ課題が残っています。
分けることで増える負担
チップレットは、よいことばかりではありません。設計する会社は、増える負担と得を比べて、分けるかどうかを決めます。
つなぎ目で電力と時間がかかる
1つのダイの中の配線は、とても細く短く、本数も多く作れます。ダイをまたぐ配線は、それより長く、本数も限られます。そのため、ダイをまたいでデータを送ると、1つのダイの中で送るより電力が多くかかります。
データが届くまでの待ち時間も延びます。
つなぐための回路も、ダイの面積を使います。AMDの数字では、2017年の初代EPYCは4つに分けたことで、シリコンの面積の合計が約10%増えました。それでも費用は、1つの大きなダイの約6割で済むと、AMDは試算していました。
組み立てる前の検査が難しい
不良のダイが1つでも混ざると、高価な良品のダイも含めて、製品全体が使えなくなります。そのため、組み立てる前に、1つ1つのダイを良品だと確かめておきます。こうして確かめたダイをKGD(ノウン・グッド・ダイ)と呼びます。
ところが、包む前のむき出しのダイは、完成品ほど細かく検査するのが難しいのです。組み立ての工程そのものでも、不良が出ることがあります。インターポーザなどを使う先端の組み立ては、それ自体にも費用がかかります。
熱がこもりやすい
ダイを近くに並べたり積み重ねたりすると、狭い場所に熱が集まります。積み重ねた場合、内側のダイの熱は、ほかのダイを通らないと外へ逃げられません。熱をどう逃がすかは、とくに3D実装の大きな課題です。
実際の製品で見るチップレット
主な例を、発表または発売の年とともにまとめます。分け方とつなぎ方は、製品ごとにさまざまです。
| 年 | 製品 | 分け方・つなぎ方 |
|---|---|---|
| 2019年 | AMD EPYC 第2世代(Rome) | 7nmの計算用のダイ最大8個と、14nmのI/Oのダイ1個を、基板の上でつなぐ |
| 2022年 | Apple M1 Ultra | 2つのダイを、シリコンの中継の板(UltraFusion)でつなぐ |
| 2022年 | AMD Ryzen 7 5800X3D | 記憶用のダイを、計算用のダイの上にハイブリッドボンディングで積む |
| 2023年 | Intel Core Ultra(開発名Meteor Lake) | 4つのタイルを、土台のダイの上に積む(Intelの技術Foveros) |
| 2024年 | NVIDIA B200 | 上限いっぱいの大きさのダイ2つを並べ、1つのGPUとして動かす |
IntelのGPU(開発名Ponte Vecchio、2022年に製品発表)は、47個のタイルを組み合わせています。
数字で見る
TB(テラバイト)は1兆バイトです。「毎秒◯TB」は、ダイどうしの間で1秒間に送れるデータの量を表します。
| 数字 | 意味 |
|---|---|
| 約858mm² | 1回の露光で写せる最大の範囲(26mm×33mm)。ダイの大きさのおよその上限 |
| 約45%と約82% | 欠陥が1cm²あたり0.1個のときの、800mm²と200mm²のダイの歩留まり(この記事の仮の計算) |
| 約10% | 初代EPYC(2017年)で、4つに分けたために増えたシリコンの面積(AMDの数字) |
| 1万本超、毎秒2.5TB | M1 Ultraの2つのダイをつなぐ信号の数と、送れる量(Apple、2022年) |
| 毎秒10TB | B200の2つのダイをつなぐ通り道の送れる量(NVIDIA、2024年) |
| 47個 | Ponte Vecchioのタイルの数(Intel、2022年) |
送れる量は各社の発表値で、数え方が違うことがあるため、そのままは比べられません。
よくある誤解
誤解: チップレットにすれば、いつも安く、速くなる
実際は、得になるのは主に大きなチップです。小さなチップを分けても歩留まりの得は小さく、つなぐ回路と組み立ての費用が上回りがちです。ダイをまたぐ通信は、電力も時間も余分にかかります。ニュースでは利点が強調されやすく、代償が見えにくいのです。
誤解: チップレットとは、チップを積み重ねる3Dの技術のこと
実際は、チップレットは「分けて作り、1つのパッケージでつなぐ」という考え方です。第2世代EPYCやB200のように、横に並べてつなぐ製品も多くあります。積み重ねる3D実装は、つなぎ方の選択肢の1つです。「先端パッケージ」「3D」という言葉が一緒に報じられやすいため、混同されがちです。
誤解: チップレットがあれば、回路を細かくする微細化はもういらない
実際は、計算を受け持つダイは、今も最先端の世代で作られることが多いです。第2世代EPYCの計算用のダイも、当時最先端の7nm世代でした。チップレットは微細化の代わりではなく、微細化と組み合わせて性能を伸ばす方法です。ほかの方向も含めた全体像は「微細化の先へ」にまとめています。
もっと詳しく学ぶ
- 並べる・積むの違いを表で: 「2.5Dと3D実装の違い」、「シリコンインターポーザ・有機インターポーザ・シリコンブリッジの違い」
- 積み重ねるときの接合の方法: 「ハイブリッドボンディングとマイクロバンプの違い」
- 組み立て前と後の検査: 「ウエハテストとファイナルテストの違い」
- 数字で試す: 「ダイ数・歩留まり計算ツール」で、ダイの大きさと欠陥の数を変えて比べられます
- 次の一歩の用語: チップレットの詳しい解説、上下をつなぐTSV、小さなはんだの粒のマイクロバンプ、TSMCのCoWoS
- 関連する記事: 積み重ねたメモリは「HBMとは?」、ダイを作る会社と組み立てる会社の分業は「ファウンドリとは?」