「2nm」「3nm」は何の長さ? 半導体の世代の数字の読み方

身近なところでは: ニュースの「2nm」

「TSMCが2nmの量産を始めた」「ラピダスが北海道で2nmの試作を進めている」。2025年ごろから、こうしたニュースをよく見かけます。Appleも2023年、iPhone 15 Pro用のチップ「A17 Pro」を「業界初の3ナノメートルのチップ」と紹介しました。

この「2nm」「3nm」は、チップを作る技術(製造プロセス)の世代を表す数字です。業界では、この世代のことを「プロセスノード」、略して「ノード」と呼びます。ふつうは、数字が小さいほど新しい世代です。

では、2nmは何の長さなのでしょうか。答えを先に言うと、いまはどこか特定の場所の長さではありません。この記事では、そうなった理由と、数字の正しい読み方を順に説明します。

1nmはどのくらい小さい?

nm(ナノメートル)は長さの単位です。1nmは1mの10億分の1、1mmの100万分の1です。アメリカ政府のナノテクノロジーの計画(NNI)は、「1nmは、指の爪が1秒間に伸びる長さくらい」と紹介しています。

同じ資料によると、髪の毛の太さは8万〜10万nm、紙の厚さは約10万nmです。髪の毛1本の太さに、1nmが10万個近く並ぶ計算です。

原子とも比べてみましょう。チップの材料のシリコンは、原子が規則正しく並んだ結晶です。となりの原子の中心どうしの間隔は約0.235nmです。つまり、2nmは原子の間隔の8〜9個分しかありません。結晶は立体的に並んでいるので、ここでの数え方は大まかな目安です。

昔は、数字が本当の長さだった

トランジスタには、オン・オフを切り替える「ゲート」という部分があります。電子が流れる向きに測ったゲートの長さを、ゲート長と呼びます。ゲート長が短いほど、トランジスタは小さく、速く切り替えられるようになります。

チップの中には、配線などの同じ形がくり返し並んでいます。「線1本と、となりの線までのすき間1つ」を合わせた幅を、ピッチと呼びます。その半分はハーフピッチと呼ばれ、線とすき間が同じ幅なら、線1本の幅にあたります。

1970〜80年代は、世代の名前の数字が、ゲート長やハーフピッチとほぼ同じ値でした。数字は「その世代で作れるいちばん細い線の幅」の目安だったのです。世代が1つ進むたびに、数字はおよそ0.7倍になりました。

なぜ0.7倍なのでしょうか。縦と横の両方を0.7倍にすると、面積は0.7×0.7で約0.5倍になります。つまり「同じ回路を約半分の面積で作れる」という目安でした。その後の名前の並び(0.35µm、0.25µm、0.18µm、0.13µm、90nm、65nm、45nm…)も、このきまりに沿っています。µm(マイクロメートル)はnmの1000倍の単位で、0.35µmは350nmです。

数字と寸法がずれ始めた理由

電気・電子の学会IEEEの雑誌に、IEEE Spectrumがあります。その2020年の記事によると、1990年代半ばから、ゲート長と配線の寸法が別々に進み始めました。速く切り替えるために、各社がゲート長だけを特に速く短くしたからです。たとえば「130nm」と呼ばれた世代では、ゲート長は70nmでした。インテルも2021年の発表で、名前とゲート長が一致しなくなったのは1997年だと説明しています。

それでも業界は、数字を0.7倍ずつ進める名前の付け方を続けました。こうして、世代の名前は、どこか1か所の寸法を表すものではなくなっていきます。

2010年代には、ずれがさらに大きくなりました。平らなトランジスタを小さくしすぎると、ゲートでオフにしても電流が漏れやすくなります。そこで、電子の通り道を薄い板のように縦に立て、ゲートで3方向から囲む形が生まれました。これをFinFETと呼びます。インテルが2011年に発表し、22nm世代で初めて量産に使いました。

板を縦に立てると、チップを上から見た面積を増やさずに、ゲートが電流を操る面を広くできます。ほかにも、部品の並べ方や配線の工夫で、同じ回路をより狭い面積に詰め込めるようになりました。どこか1つの寸法を0.7倍にしなくても、全体の密度は上げられるのです。各社は、こうした改良で十分に進歩したと考えた世代に、次の数字の名前をつけてきました。

実際に小さくなっているもの: 並べる間隔

では、世代が進むと、実際には何が小さくなっているのでしょうか。チップの密度を大きく左右するのは、部品を並べる間隔です。主な目安は次の3つです。

• ゲートの間隔: 横に並ぶゲートどうしの間隔。専門的には「コンタクテッド・ゲートピッチ」と呼びます
• 配線の間隔: いちばん細い金属の配線どうしの間隔(メタルピッチ)
• セルの高さ: 回路を組み立てるときに使う、形の決まった基本の部品(スタンダードセル)の高さ。配線を何本通せるかで決まります

セルの面積は「高さ×横幅」で、横幅はゲートの間隔の何個分かで決まります。そのため、ゲートの間隔とセルの高さが小さくなるほど、同じ面積に多くのトランジスタを並べられます。

実際の数字を見てみましょう。2nm級の世代については、各社がこうした寸法をくわしく公表していません。そこで、メーカーが公表した少し前の例を使います。インテルは2017年、「10nm」世代のゲートの間隔は54nm、いちばん細い配線の間隔は36nmだと発表しました。名前は10nmでも、主な間隔は数十nmあります。

原子の大きさとも比べてみます。54nmは、シリコン原子の間隔(約0.235nm)の約230倍です。名前の数字だけを見ると原子に近づいているように思えますが、ゲートを並べる間隔は、まだ原子200個分以上あるのです。

会社が違うと、同じ「◯nm」でも比べられない

世代の名前は、それぞれの会社が自分で決めています。そのため、同じ数字でも、会社によって実際の密度が違います。インテルの技術者マーク・ボーアは2017年、「密度がほとんど上がらなくても名前の数字を進める会社がある」と指摘しました。そして、名前は世代を比べる目安として役に立たなくなった、と書いています。

はっきりした例が、インテル自身の改名です。インテルは2021年7月、「10nm Enhanced SuperFin」と呼んでいた世代を「Intel 7」に改めました。業界全体で世代をより正確に比べられるようにするため、と説明しています。寸法を変えたわけではなく、名前だけを変えたのです。

このときインテルは、名前から「nm」も外しました。その後の世代の名前は「Intel 4」「Intel 3」「Intel 18A」などです。Aは長さの単位オングストローム(1Å=0.1nm)の頭文字です。18Aは18Å、つまり1.8nmにあたる名前です。

トランジスタの形を変える時期も、会社ごとに違います。あとで説明するGAAという形を、サムスンは2022年に「3nm」世代で使い始めました。TSMCとインテルは、2025年に量産を始めた「2nm級」の世代から使っています。同じ数字の世代でも、中身はそろっていないのです。

よりよい物差し: トランジスタの密度

世代を比べるには、名前より、1mm²(1mm四方)にトランジスタが何個入るかという「トランジスタ密度」のほうが役に立ちます。単位は、100万個を表すMTrを使って「MTr/mm²」と書きます。インテルは2017年、10nm世代の密度を100.8MTr/mm²(1mm²あたり約1億個)と発表しました。

ただし、密度の数字にも注意が必要です。この値は、よく使う2種類の基本の部品を、決まった割合で並べたと考えて計算したものです。実際のチップには、外とつなぐ回路やすき間もあるので、チップ全体の密度は、多くの場合これより低くなります。数え方を会社どうしでそろえる決まりもありません。

研究者からは、複数の数字を並べて比べる方法も提案されています(IEEE Spectrum、2020年)。計算の回路の密度、メモリの密度、その2つをつなぐ配線の密度の3つです。1つの数字だけでは、技術の進み具合を表しきれない、という考え方です。

「2nm級」のトランジスタ: GAAとナノシート

FinFETでは、ゲートが電子の通り道を3方向から囲みます。さらに小さくすると、3方向から囲んでも電流を抑えきれなくなってきました。そこで、通り道のまわりを全部ゲートで囲む形が使われ始めています。これをGAA(ゲート・オール・アラウンド)と呼びます。

いま主に使われているGAAは、厚さ数nmの薄いシリコンの板を、すき間をあけて数枚重ねた形です。板の1枚1枚を、ゲートが包みます。この板をナノシートと呼びます。板の幅を変えると、流せる電流の大きさを調節できます。

主な会社の動きは次のとおりです(2026年10月時点で確認できた各社の発表による)。

各社の量産の状況や計画は変わりやすいので、最新の情報は各社の発表で確かめてください。

それでも小さくする理由と、その限界

名前と寸法がずれても、細かく作ることには大きな意味があります。1つ目は、同じ面積に多くのトランジスタを入れられることです。同じ大きさのチップに、より多くの計算の回路やメモリを載せられます。

2つ目は、電力です。トランジスタや配線が小さくなると、1回のオン・オフで動かす電気の量が減ります。たとえばTSMCは2022年、N2は1つ前の3nm世代と同じ速さなら、消費電力を25〜30%減らせる見込みだと発表しました。

一方で、限界も見えています。チップの細かい模様は、光で回路の形を焼き付ける工程(露光)で描きます。いちばん細かい模様には、波長13.5nmの光を使うEUV露光が必要で、その装置はとても高価です。世代が進むほど工程の数も増えるため、トランジスタ1個あたりの製造費は、昔ほど下がらなくなっています。

熱も問題です。2000年代半ばまでは、小さくするほど電源の電圧も下げられ、面積あたりの電力を増やさずにすみました。いまは電圧を下げにくいため、狭い場所に詰め込むほど、熱を逃がすのが難しくなります。そこで、チップを積み重ねるなど、小さくする以外の工夫も進んでいます。こうした方向は「微細化の先へ」で整理しています。

よくある誤解

数字で見る

表のうち、ゲート長と間隔の4つが、チップの中の実際の寸法です。「130nm」世代のゲート長は名前の数字より小さく、「10nm」や「2nm」では名前よりずっと大きくなっています。名前の数字と実際の寸法の間に、決まった関係はないのです。

もっと詳しく学ぶ

• トランジスタの形の変わり方を表で見る: 「プレーナ型MOSFETとFinFETの違い」「FinFETとGAAトランジスタの違い」へ。
• 細かい模様を光で描く工程(リソグラフィ): 露光の解像度の計算ツールで、光の波長を変えると描ける線の細さがどう変わるか試せます。EUVとそれより前の方式の違いは「EUVとDUV露光の違い」で比べられます。
• ニュースに出てくる会社の役割: 製造を請け負うファウンドリなどの意味は、用語集で読めます。
• 小さくする以外の方法: 「微細化の先へ」で、3D実装や新しい材料までまとめて読めます。
• 土台から読み直すなら: 「半導体とは?」(シリコンの結晶)、「トランジスタとは?」(ゲートとチャネル、ムーアの法則)。