Flash NAND dont les cellules sont empilées verticalement en grand nombre pour augmenter la capacité. Introduite pour dépasser les limites de la miniaturisation planaire, elle dépasse 200 couches.
Nom japonais: 3D NAND
« 3D NAND » apparaît dans 12 questions d'entraînement réparties sur 7 thèmes, dont Gravure, Dépôt (CVD et PVD), Packaging avancé (3D et chiplets).
Domaine: SRAM et mémoire flash
La flash NAND planaire s'est heurtée à des limites vers la génération 15 nm : chaque cellule ne stockait plus qu'une poignée d'électrons, et le couplage entre cellules voisines devenait sévère. La 3D NAND, entrée en production de masse vers 2013 avec 24 couches, rend au contraire la chaîne de cellules verticale. On dépose un épais empilement de couches alternées d'isolant et de lignes de mot, puis on y grave des trous mémoire cylindriques d'environ 100 nm de large et de plusieurs micromètres de profondeur. Le canal remonte le long du trou, chaque couche forme la grille d'une cellule autour de lui, et la capacité augmente en ajoutant des couches plutôt qu'en réduisant la taille des cellules. Les produits dépassent désormais 200 couches.
La plupart des 3D NAND stockent la charge dans une couche de piégeage en nitrure de silicium plutôt que dans une grille flottante conductrice. Un empilement oxyde de silicium/nitrure/oxyde (ONO) est déposé de façon conforme sur la paroi du trou, suivi d'un mince canal en polysilicium. La charge reste localisée dans les pièges du nitrure : un défaut isolé ne peut pas vider toute la cellule, et l'interférence avec les voisines est faible. Dans les empilements formés d'oxyde et de nitrure alternés, le nitrure sacrificiel est ensuite retiré à travers des tranchées (slits) par de l'acide phosphorique chaud, et les cavités sont remplies de tungstène par CVD à partir de WF6 pour former les lignes de mot.
Les trous mémoire ont des facteurs de forme de 50 à 100 : leur gravure est donc le défi déterminant. Il faut des masques durs en carbone amorphe de plusieurs micromètres d'épaisseur, et les trous ont tendance à se bomber, se tordre ou se rétrécir ; la gravure cryogénique est en cours d'adoption pour les garder droits et les graver rapidement. Les empilements très hauts sont divisés en deux paliers (decks) ou plus, dont les trous sont alignés et raccordés : c'est l'empilement de chaînes (string stacking). Contacter des centaines de lignes de mot exige un escalier en bordure de matrice, formé par une succession de gravures et de rognages de résine. La mesure de la forme des trous sans coupe a suscité des méthodes de diffusion des rayons X comme la CD-SAXS.
Les amplificateurs de lecture, les tampons de page et les autres circuits périphériques étaient à l'origine placés à côté de la matrice de cellules. Les fabriquer d'abord et empiler la matrice par-dessus, selon les approches appelées CMOS under Array ou Periphery under Cell, économise environ 20 à 30 % de surface de puce, mais la périphérie doit alors supporter les étapes thermiques de formation de la matrice. Une autre approche fabrique la matrice et le CMOS périphérique sur des plaquettes séparées, puis les assemble par collage, ce qui permet à chacun d'utiliser son propre procédé optimisé et de les traiter en parallèle. Associées à trois ou quatre bits par cellule (TLC ou QLC), ces étapes font baisser le coût par bit.
Réponse : C. Chacune peut être fabriquée avec le procédé adapté, et la surface de la puce peut être réduite
En fabriquant la matrice de cellules et les circuits périphériques (CMOS) sur des plaquettes distinctes avec des procédés optimaux puis en les collant, les circuits périphériques se trouvent sous les cellules, ce qui réduit la surface de la puce. La formation de la matrice comportant des étapes à haute température, une plaquette séparée évite que les transistors périphériques ne soient dégradés par cette chaleur et permet de les rendre plus performants. Les deux plaquettes pouvant être fabriquées en parallèle, le délai de fabrication est également raccourci.
La NAND 2D (planaire) place les cellules côte à côte à la surface de la plaquette et gagne en densité en les réduisant. La 3D NAND empile les cellules verticalement le long de canaux situés dans des trous profonds et gagne en densité en ajoutant des couches, ce qui évite les limites d'interférence et de nombre de charges des minuscules cellules planaires.
Les premiers produits comptaient 24 couches, et les composants en production de masse dépassent désormais 200 couches, des nombres plus élevés étant en train d'apparaître. Les empilements très hauts sont construits en deux paliers ou plus raccordés entre eux.
Une couche de piégeage en nitrure de silicium peut être déposée en continu sur les parois des trous mémoire, et sa charge localisée est moins vulnérable à un défaut isolé de l'oxyde et cause moins d'interférences. Ces caractéristiques conviennent mieux aux chaînes empilées verticalement que des grilles flottantes conductrices.
La recherche sur la DRAM 3D, qui empile les cellules verticalement comme la 3D NAND, progresse donc ; on étudie des structures empilant de nombreuses couches de transistors et condensateurs couchés horizontalement, ou des cellules sans condensateur.
Quel est le principe correct de la DRAM 3D, en recherche et…Par rapport à l’oxydation thermique ordinaire, l’écart de vitesse selon l’orientation et le retard d’oxydation aux coins sont faibles, et les nitrures peuvent aussi être oxydés ; elle sert donc pour l’oxydation de structures tridimensionnelles comme les ailettes des FinFET ou les 3D NAND, et pour les étapes à budget thermique serré.
Quelle est la caractéristique de l’oxydation radicalaire ut…Il sert aux plots de contact reliant transistors et interconnexions et à la formation des lignes de mot de la 3D NAND.
Quel gaz est utilisé comme précurseur pour le CVD de tungst…L'ALD contrôle l'épaisseur couche atomique par couche atomique et offre une excellente couverture de marche ; elle est utilisée lorsque des films minces et uniformes sont nécessaires : oxyde d'hafnium des diélectriques de grille High-k, nitrure de titane des grilles métalliques et des barrières, oxyde de zirconium des condensateurs de DRAM, films entourant la couche de piégeage de charge de la 3D NAND, espaceurs du multi-patterning, etc.
Quel exemple de matériau typiquement déposé par ALD est cor…Canon a développé un équipement de production et sa mise en œuvre progresse notamment pour la 3D NAND, mais la maîtrise des défauts et la superposition restent des défis.
Comment appelle-t-on la technique qui transfère un motif en…Rapport d'aspect Couverture de marche (step coverage) Sélectivité CMOS RIE (gravure ionique réactive) Plasma Oxydation thermique FinFET Précurseur CVD