Transistor à structure tridimensionnelle dont la grille entoure sur trois côtés un canal dressé en forme d'ailette (fin). Il limite facilement les effets de canal court.
Nom japonais: FinFET
« FinFET » apparaît dans 29 questions d'entraînement réparties sur 8 thèmes, dont Transistors avancés (FinFET et GAA), MOSFET, Oxydation et diffusion.
Domaine: Transistors avancés (FinFET et GAA)
Dans un MOSFET planaire, la grille ne contrôle le canal que par le dessus, et aux faibles longueurs de grille le champ du drain s'étend sous elle, provoquant fuites et décalages de seuil, appelés effets de canal court. Un FinFET dresse le silicium en une ailette (fin) étroite et fait passer la grille sur les deux flancs et le sommet, si bien que la grille agit sur toute l'ailette par trois côtés. L'ailette doit être assez mince pour que les deux grilles latérales contrôlent son centre, soit environ la moitié de la longueur de grille, voire autant ou moins, de l'ordre de 5 à 7 nm dans les nœuds avancés. Des ailettes encore plus minces souffrent du confinement quantique, de la diffusion en surface et de la variabilité.
Le courant circule le long du périmètre couvert par la grille : la largeur de canal effective d'une ailette vaut donc deux fois la hauteur de l'ailette plus sa largeur. Une ailette de 50 nm de haut et 6 nm de large donne 2 × 50 + 6 = 106 nm, plus de trois fois la largeur qu'obtiendrait un dispositif planaire sur un pas d'ailettes de 30 nm. La hauteur et la largeur étant fixées par le procédé, les concepteurs ne peuvent modifier le courant de commande qu'en changeant le nombre d'ailettes. Cette quantification de la largeur rend plus difficiles qu'en planaire le réglage fin des rapports de courant dans les circuits analogiques et des rapports de force des transistors dans les cellules SRAM.
Les ailettes sont gravées dans le silicium et séparées par une isolation par tranchées peu profondes, la CVD fluable (flowable CVD) servant souvent à combler les espaces étroits entre elles. Les étapes du procédé doivent fonctionner sur des surfaces tridimensionnelles, ce qui favorise des techniques conformes comme l'oxydation radicalaire et le dopage par plasma. Des source et drain surélevés sont formés par épitaxie sur les ailettes pour réduire la résistance, en SiGe pour les pMOS et en silicium dopé au phosphore pour les nMOS, ce qui contraint également le canal. Sur une plaquette standard (100), les flancs des ailettes sont des plans (110), qui favorisent la mobilité des trous et pénalisent les électrons, réduisant l'écart habituel entre nMOS et pMOS.
Le concept de FinFET a été publié en 1999 par Chenming Hu et ses collègues de l'UC Berkeley. Intel l'a introduit en production de volume à sa génération 22 nm en 2012 sous le nom de Tri-Gate, et les autres fonderies ont suivi à la génération 16/14 nm, mettant fin à l'ère du planaire pour la logique de pointe. Son successeur est le transistor à nanofeuillets à grille enrobante (GAA), qui empile de fines feuilles horizontales de silicium, chacune entourée par la grille sur ses quatre côtés. Le GAA offre un meilleur contrôle électrostatique et permet de régler la largeur des feuillets de façon continue, ce qui supprime la contrainte de quantification des ailettes.
Réponse : A. La grille entoure sur trois côtés un canal dressé en forme d'ailette (fin)
Le FinFET est un transistor tridimensionnel dans lequel le silicium est dressé comme une ailette (fin) de quelques nm à une quinzaine de nm de large et de quelques dizaines de nm de haut, dont les deux flancs et la face supérieure sont entourés par la grille. La grille contrôlant le canal sur trois côtés, les effets de canal court sont plus faciles à limiter que dans un transistor planaire et la fuite à l'état bloqué est réduite. De plus, le chemin de courant s'étendant en hauteur, un fort courant est obtenu sur une petite surface. Il est devenu la norme de la logique avancée à partir du nœud 22 nm.
Réponse : A. En faisant varier le nombre d'ailettes, si bien que la largeur de canal prend des valeurs discrètes
Dans un FinFET, la hauteur et la largeur des ailettes sont fixées par le procédé ; la largeur de canal s'ajuste donc par le nombre d'ailettes et prend des valeurs discrètes, en « nombre d'ailettes » (quantification de la largeur). Il devient alors difficile de créer des rapports de courant fins dans les circuits analogiques ou d'ajuster finement les rapports de force des transistors d'une cellule SRAM, ce qui contraint la conception. Le GAA à nanofeuillets assouplit cette contrainte.
La grille d'un MOSFET planaire ne se trouve qu'au-dessus d'un canal plat, tandis que celle d'un FinFET enveloppe trois côtés d'une ailette verticale. Ce meilleur contrôle par la grille supprime les fuites de canal court, et la hauteur de l'ailette ajoute de la largeur de conduction sans augmenter l'encombrement.
Pour une ailette, la largeur effective vaut deux fois la hauteur de l'ailette plus sa largeur, car la grille couvre les deux flancs et le sommet. La largeur totale est cette valeur multipliée par le nombre d'ailettes.
La grille d'un FinFET couvre trois côtés d'une ailette verticale, alors qu'un transistor à grille enrobante entoure de tous côtés des nanofeuillets horizontaux empilés. Le GAA offre un meilleur contrôle électrostatique et une largeur de canal réglable en continu, au lieu de pas d'une ailette entière.
Le FinFET est un transistor tridimensionnel dans lequel le silicium est dressé comme une ailette (fin) de quelques nm à une quinzaine de nm de large et de quelques dizaines de nm de haut, dont les deux flancs et la face supérieure sont entourés par la grille.
Quelle est la caractéristique structurelle du FinFET ?Dans un FinFET, la hauteur et la largeur des ailettes sont fixées par le procédé ; la largeur de canal s'ajuste donc par le nombre d'ailettes et prend des valeurs discrètes, en « nombre d'ailettes » (quantification de la largeur).
Comment ajuste-t-on la largeur de canal effective d'un tran…Dans un FinFET, la largeur de canal ne s'ajuste que par le nombre d'ailettes, tandis que dans un GAA à nanofeuillets, la largeur des feuillets empilés (par exemple 15 à 50 nm) peut varier continûment dans le dessin.
Quel est l'avantage de conception du transistor GAA à nanof…Intel a adopté le FinFET (appelé Tri-Gate par la société) en production de masse au nœud 22 nm et l'a intégré à ses produits à partir d'Ivy Bridge en 2012.
Quelle combinaison d'entreprise et de nœud correspond à la …Dans les transistors planaires miniaturisés, elle s'était dégradée à 80-100 mV/déc ; le FinFET, contrôlant le canal sur trois côtés, l'a ramenée à environ 65-70 mV/déc.
Comment la pente sous le seuil (SS) a-t-elle généralement é…GAA (grille enrobante, gate-all-around) Mobilité SiGe (silicium-germanium) ALD Pente sous le seuil (subthreshold swing) Perçage (punch-through) CMOS Tension de seuil Zone de déplétion (zone de charge d'espace) STI (isolation par tranchées peu profondes)