Technologie de circuit combinant de façon complémentaire des nMOS et des pMOS. En régime établi, presque aucun courant traversant ne circule, d'où une faible consommation.
Nom japonais: CMOS
« CMOS » apparaît dans 58 questions d'entraînement réparties sur 25 thèmes, dont MOSFET, Capteurs d'images et composants optiques, Lire une fiche technique.
Domaine: MOSFET
Dans un inverseur CMOS (complementary metal-oxide-semiconductor), un pMOS relie la sortie à l'alimentation et un nMOS la relie à la masse. Une entrée basse rend le pMOS passant et bloque le nMOS ; une entrée haute fait l'inverse. Dans chacun des deux états stables, un transistor est bloqué : il n'existe donc aucun chemin continu entre l'alimentation et la masse, et la sortie atteint pleinement les rails, ce qui procure de grandes marges de bruit. Dans les portes plus complexes, les réseaux de tirage vers le haut et vers le bas sont duaux : une porte NAND à deux entrées comporte deux nMOS en série et deux pMOS en parallèle.
La puissance d'un circuit CMOS comporte trois composantes. La puissance dynamique, P = αCV²f, sert à charger et décharger la capacité de charge, α étant le facteur d'activité ; diviser V par deux la réduit au quart, ce qui explique l'efficacité de la réduction de tension et du DVFS. Un courant de court-circuit (crowbar) circule brièvement pendant que l'entrée traverse les tensions intermédiaires et que les deux transistors conduisent ; avec des transitions franches, il reste de l'ordre d'un dixième de la puissance dynamique, voire moins. La puissance statique provient des fuites sous le seuil et de grille dans les transistors bloqués. Autrefois négligeable, la fuite a augmenté avec la miniaturisation et la baisse des tensions de seuil ; elle est aujourd'hui maîtrisée par des techniques comme la coupure d'alimentation (power gating).
Dans le silicium, les électrons sont environ deux à trois fois plus mobiles que les trous : à taille égale, un pMOS fournit donc moins de courant qu'un nMOS. Les concepteurs rendent ainsi le pMOS environ deux à trois fois plus large, afin de placer le seuil de basculement de l'inverseur près de VDD/2 et d'équilibrer les temps de montée et de descente. Le délai d'une porte vaut à peu près CV/I, le temps nécessaire au courant de commande I pour charger la capacité de charge C sous la tension V. Les empilements en série étant lents, on préfère généralement les portes NAND, qui empilent les nMOS plus rapides, aux portes NOR, qui empilent des pMOS. Les canaux en SiGe contraint ont réduit cet écart.
Placer des nMOS et des pMOS côte à côte dans des caissons crée un thyristor PNPN parasite. Si un courant de substrat dû au bruit ou à une surtension d'entrée le déclenche, les deux transistors bipolaires parasites s'entretiennent mutuellement et un fort courant circule entre l'alimentation et la masse jusqu'à la coupure de l'alimentation. Les prises de caisson, les anneaux de garde, les caissons rétrogrades, les plaquettes épitaxiales p/p+ et le SOI suppriment ce verrouillage (latch-up). Le courant de repos quasi nul d'un bon circuit CMOS permet aussi le test IDDQ, qui détecte des défauts comme les courts-circuits (pontages) par leur courant de veille anormal, bien que la hausse des fuites normales rende ce test plus difficile à appliquer.
Réponse : B. BiCMOS : associer la haute intégration et la faible consommation du CMOS à la rapidité et à la capacité de commande du bipolaire
Le BiCMOS utilise le CMOS, dense et économe, pour la logique et la mémoire, et le bipolaire pour les circuits rapides, la commande de fortes charges et les circuits analogiques et RF. Dans les années 1990, il a aussi servi aux CPU et aux SRAM, mais la baisse des tensions a fait de la VBE du bipolaire (environ 0,7 V) un handicap, et il a disparu du numérique. Aujourd'hui, le BiCMOS SiGe, intégrant des HBT SiGe, est utilisé dans les circuits de télécommunication et les radars automobiles.
Réponse : C. Parce que, que l’entrée soit à 0 ou à 1, l’un des deux transistors pMOS ou nMOS est bloqué et pratiquement aucun courant ne circule de l’alimentation vers la masse
Dans un inverseur CMOS, une entrée à 0 rend le pMOS passant et le nMOS bloqué, et une entrée à 1 l’inverse ; en régime établi, un transistor bloqué se trouve toujours entre l’alimentation et la masse, si bien qu’il ne circule pratiquement aucun courant traversant. La puissance est surtout consommée par la charge et la décharge de la capacité de charge lors des commutations, soit P = α·C·V²·f. Toutefois, la miniaturisation a accru le courant de fuite à l’état bloqué, et dans les puces avancées la puissance statique représente une part non négligeable.
CMOS signifie complementary metal-oxide-semiconductor (métal-oxyde-semi-conducteur complémentaire). « Complémentaire » désigne l'association de MOSFET à canal n et à canal p, de sorte que l'un des deux est toujours bloqué en régime établi.
La logique NMOS n'utilise que des transistors à canal n avec une charge résistive ou à transistor : un courant circule donc chaque fois que la sortie est basse. Le CMOS remplace cette charge par un réseau pMOS complémentaire, ce qui supprime ce courant statique ; c'est pourquoi il est devenu la technologie standard des circuits intégrés.
Chaque transition charge ou décharge la capacité de charge, ce qui consomme une puissance dynamique proportionnelle à αCV²f. De plus, les transistors réels fuient à l'état bloqué, et dans les procédés avancés cette puissance de fuite statique est importante.
Le BiCMOS utilise le CMOS, dense et économe, pour la logique et la mémoire, et le bipolaire pour les circuits rapides, la commande de fortes charges et les circuits analogiques et RF.
Quelle combinaison d'une technique intégrant transistors bi…Dans un inverseur CMOS, une entrée à 0 rend le pMOS passant et le nMOS bloqué, et une entrée à 1 l’inverse ; en régime établi, un transistor bloqué se trouve toujours entre l’alimentation et la masse, si bien qu’il ne circule pratiquement aucun courant traversant.
Pourquoi la consommation statique (en régime établi) d’un i…La dualité des réseaux de tirage vers le haut et vers le bas est le principe de base de la logique CMOS ; la NOR en est l’inverse.
Quel est le montage correct des transistors d’une porte NAN…Le CMOS est une technique de circuit qui utilise nMOS et pMOS par paires.
Que signifie le « C (Complementary : complémentaire) » de C…Autrefois, les circuits périphériques étaient disposés à côté de la matrice de cellules ; les placer juste sous la matrice réduit la surface de la puce d'environ 20 à 30 %, augmente la densité binaire et abaisse le coût (CMOS under Array, Periphery under Cell, etc.).
En NAND 3D, quel est le principal avantage de la structure …Mobilité SiGe (silicium-germanium) RIE (gravure ionique réactive) Implantation ionique Latch-up Tension de seuil Croissance épitaxiale Consommation statique Temps de propagation Consommation dynamique