GAAトランジスタとは? FinFETの次、2nm時代のナノシート

身近なところでは: ニュースの「GAA」

「サムスンが3nmでGAAの生産を始めた」「TSMCが2nmの量産を始めた」。2022年ごろから、こうしたニュースでGAAという言葉を見かけるようになりました。インテルも2025年10月、ノートパソコン向けの新しいチップ(開発名Panther Lake)を発表しました。このチップは、GAAを使う「Intel 18A」という技術で作られています。

ニュースでは「2nm」と「GAA」がよく一緒に出てきますが、2つは別の話です。「2nm」は、チップを作る技術の世代につけた名前です。どこかの長さが2nmという意味ではありません(くわしくは「「2nm」「3nm」は何の長さ?」)。一方のGAAは、トランジスタの「形」の名前です。

この記事では、なぜトランジスタの形を変える必要があったのかから始めます。そのうえで、GAAがどんな形で、どう作られ、次に何が考えられているかを順に見ていきます。

トランジスタは「確実に切れる」ことが大事

前の記事のおさらいです。チップの中のトランジスタは、電気で切り替える小さなスイッチです。電子が出てくるソースと、出ていくドレインの間に、電子の通り道があります。その上のゲートに電圧をかけると通り道ができてオン、電圧を下げるとオフになります。

オフのとき、ソースとドレインの間には、電子を通さない「壁」のようなものがあります。ゲートは電圧で、この壁を高くしたり低くしたりして、流れを止めたり通したりしています。ここでの壁は、本物の壁ではありません。電子にとってのエネルギーの高さの違いを、わかりやすく壁と呼んでいます。

理想のスイッチは、オフなら電流をまったく通しません。実際のトランジスタは、オフでもわずかに電流が漏れます。1個の漏れはごく小さくても、チップには何十億個も入っています。合わせると、何もしていない間にも電池を減らし、熱を出す原因になります(「CMOSとは?」)。

小さくすると、ゲートが壁を守りきれなくなる

トランジスタを小さくすると、ソースとドレインの距離も縮みます。すると、ドレインにかかった電圧の影響が、通り道の奥まで届くようになります。ドレインの電圧は、ゲートとは関係なく、壁を押し下げてしまうのです。この現象は、専門的にはDIBL(ドレインによる壁の低下)と呼ばれます。

こうなると、ゲートでオフにしたつもりでも、壁が低くなって電流が漏れます。オンとオフの境目の電圧も、通り道の長さが少し違うだけで大きくずれます。電子の通り道は、英語でチャネルと呼びます。通り道が短いときに起こる、こうした困りごとをまとめて短チャネル効果と呼びます。

対策の考え方は単純です。ゲートを通り道に「近く、広く」接するようにして、ドレインより強く壁を操れるようにします。通り道を薄くして、ゲートの力が奥まで届くようにするのも同じ考え方です。トランジスタの形の移り変わりは、この「ゲートで囲む面を増やす」歴史だと言えます。

なお、通り道がさらに短く数nmになると、電子が壁をすり抜ける現象も効いてきます。これは形を工夫しても防ぎにくい、別の限界です。くわしくは「トンネル効果とは?」で説明しています。

平面型→FinFET→GAA: 囲む面が増えてきた

長いあいだ使われた平らな形(平面型)では、ゲートは通り道の上の1面にしか接していませんでした。通り道の下のほうはゲートから遠く、ドレインの影響を受けやすい場所でした。

次に生まれたのが、通り道を薄い板のように縦に立て、ゲートで上と左右の3面から囲む形です。立てた板が魚のひれ(フィン)に似ているので、FinFETと呼びます。インテルは2011年、この形を22nm世代のチップから量産に使うと発表しました(同社の呼び名はトライゲート)。

それでも小さくし続けると、3面では足りなくなってきました。FinFETの板の根元は土台のシリコンにつながっていて、そこはゲートで囲めないからです。そこで、通り道を土台から離して浮かせ、まわり全部をゲートで囲む形が生まれました。これがGAAです。英語のGate-All-Aroundの略で、「まわり全部がゲート」という意味です。

3つの形の違いは、比較のページ「プレーナ型MOSFETとFinFETの違い」と「FinFETとGAAトランジスタの違い」で、表にして見られます。

ナノシート: 薄い板を重ねて電流をかせぐ

通り道を薄くすると、ゲートの力は奥まで届きます。ただし、薄い通り道1本では、流せる電流が少なくなります。電流が少ないと、つながった回路を速く動かせません。

そこでGAAでは、薄いシリコンの板を、すき間をあけて数枚重ねます。1枚1枚をゲートが包み、どの板も同じソースとドレインにつながっています。オンにすると全部の板に同時に電流が流れ、その合計がトランジスタの電流になります。この薄い板をナノシートと呼びます。

大きさの例を見てみましょう。IBMは2021年に「2nm」の試作を発表しました。発表の画像を読み取った報道によると、シートは3枚重ねで、1枚の厚さは約5nmです。これは、シリコンの原子どうしの間隔(約0.235nm)の約20倍にすぎません。

呼び名は会社ごとに違います。サムスンはMBCFET(橋のような通り道を複数もつトランジスタ)と名づけました。インテルはRibbonFET(リボン状の通り道のトランジスタ)、TSMCは「ナノシート」と呼んでいます。細かな作り方は違いますが、板を重ねてまわりをゲートで囲むという基本は同じです。

通り道の幅を選べるのも利点

回路の中には、大きな電流で速く動かしたい所と、電流を絞って電力を節約したい所があります。そのため、トランジスタごとに通り道の幅を変えられると便利です。

FinFETでは、フィンの高さと厚さを、チップの中でそろえて作ります。電流を増やすには、フィンを2本、3本と並べることになります。つまり電流の大きさは、「1本分」「2本分」と段階的にしか選べません。

ナノシートでは、シートの幅を、回路の図面を描くときに選べます。速さが大事な回路には広いシート、電力や面積を節約したい回路には狭いシート、という使い分けができます。サムスンも2022年の発表で、シートの幅を変えて電力と性能を調整できる点を利点に挙げました。ただし実際には、選べる幅は製造の決まりの範囲に限られます。

どうやって作る? 重ねた層から、片方だけを抜く

宙に浮いた板を何枚も作り、そのすき間までゲートで埋める。これをどう作るのでしょうか。基本のアイデアは、2種類の層を交互に重ねたサンドイッチを作り、あとで片方の層だけを抜き取ることです。ここでは大筋だけを説明し、途中の多くの工程は省きます。

使う材料の1つはシリコン、もう1つはSiGe(シリコンゲルマニウム)です。SiGeは、シリコンにゲルマニウムという元素を混ぜた結晶です。原子の並ぶ間隔がシリコンに近いので、薄い層ならきれいに重ねられます。それでいて、削れやすさがシリコンと違うので、あとで片方だけを取り除けます。

まず、チップのもとになるシリコンの円い板(ウエハ)の上に、SiGeとシリコンを数nmずつ交互に重ねます。下の結晶の原子の並びを引き継ぎながら膜を育てる、エピタキシャル成長という方法を使います。次に、この重なりを細い帯の形に切り出し、両端にソースとドレインを作ります。模様を描くのは光を使う露光、削るのはエッチングの工程です。

いよいよ、SiGeだけを抜き取ります。SiGeはよく削れて、シリコンはほとんど削れない条件のエッチングを使います。この削れ方の差の大きさを、選択比と呼びます。SiGeが消えると、シリコンの板が両端のソースとドレインに支えられ、橋のように残ります。

最後に、板のまわりのすき間に、とても薄い絶縁膜とゲートの金属を入れます。すき間はとても狭いので、原子の層を1枚ずつ積むように膜をつける方法(ALD)を使います(「成膜とは?」)。実際には、ゲートとソース・ドレインがくっつかないよう、すき間の端に絶縁物の仕切りを入れる工程なども加わります。

2種類の層を重ねる、片方だけを抜く、板のすき間までゲートで埋める。こうした工程は、FinFETにはなかったものです。工程が増えて難しくなるぶん、作る費用も上がります。チップ全体の作り方の流れは「半導体チップはどうやって作られる?」で説明しています。

誰が、いつから使っている?

各社の公式の発表をもとに、GAAの使い始めを時期の順に並べます(2026年10月時点で確認できたもの)。順番は時期を表すだけで、技術の優劣を表すものではありません。

同じ「3nm」の世代でも、サムスンはGAAを使い、TSMCはFinFETを使いました(TSMCの2022年の発表)。世代の名前とトランジスタの形は、一対一には決まっていないのです。量産の状況や計画は変わりやすいので、最新の情報は各社の発表で確かめてください。

GAAの次は? nMOSとpMOSを重ねるCFET

チップの回路の多くは、正反対に動く2種類のトランジスタ、nMOSとpMOSを組み合わせて作ります(「CMOSとは?」)。いまは、この2つをチップの上で横に並べています。2つを縦に重ねれば、同じ回路をより狭い面積で作れます。この形をCFET(相補型FET)と呼びます。

CFETは、まだ研究開発の段階です。2023年12月の国際学会IEDMでは、インテル、サムスン、TSMCがCFETの研究成果を発表しました。電気・電子の学会IEEEの雑誌が、3社の発表をまとめて報じています。ベルギーの研究機関imecも2024年6月、上下に重ねたトランジスタに、電極までつないで動かした試作を発表しています。

imecは2024年12月の発表で、自らの技術の見通しの中で、CFETを「A7」と呼ぶ世代から使う考えを示しました。Aは長さの単位オングストローム(0.1nm)の頭文字で、A7は0.7nmにあたる名前です。ただし、これも寸法ではなく世代の名前です。その手前の世代について、imecは「フォークシート」という形を考えています。nMOSとpMOSのシートを、薄い壁をはさんで近づける形です。

よくある誤解

数字で見る

原子の間隔のわずか20倍ほどの薄さの板を、何枚も重ねて浮かせ、まわりを包んでいることになります。それでも、シートの厚さもゲートの長さも、名前の「2nm」より大きな値です。名前の数字と実際の寸法の間に、決まった関係はありません。

TSMCの数字は、2022年に同社が示した見込みで、比べる相手は1つ前の3nm世代(N3)です。トランジスタの形だけでなく、配線や回路の工夫も合わせた世代全体の効果です。

もっと詳しく学ぶ

• 別の方法: 通り道を薄い層にして漏れを抑える方法には、ほかにFD-SOIがあり、「SOIとバルクシリコンの違い」で比べられます。
• 数字で試す: MOSFETの特性グラフのツールで、ゲートの電圧と流れる電流の関係を確かめられます。通り道ができるようすは、図解「nMOSのチャネル」で見られます。
• 小さくする以外の工夫: 「微細化の先へ」で、CFETや裏面電源供給、チップを積み重ねる技術までまとめて読めます。
• 産業の話: 量産を請け負う会社のしくみは「ファウンドリとは?」、小さくし続けてきた歴史は「ムーアの法則とは?」で読めます。