GAA電晶體是什麼？FinFET之後、2奈米世代的奈米片

生活周遭：新聞裡的「GAA」

「三星以 3 nm 開始生產GAA晶片」「台積電開始量產 2 nm」。從2022年左右起，常在這類新聞中看到GAA這個詞。英特爾（Intel）也在2025年10月，發表了筆記型電腦用的新晶片（開發代號Panther Lake）。這款晶片使用「Intel 18A」技術製造，而這項技術採用了GAA。

新聞裡「2 nm」和「GAA」常常一起出現，但兩者是不同的事。「2 nm」是替製造晶片的技術世代取的名稱。它並不表示晶片裡哪個部分的長度是 2 nm（詳見「「2奈米」「3奈米」是什麼的長度？」）。另一方面，GAA是電晶體「形狀」的名稱。

這篇文章先從為什麼必須改變電晶體的形狀談起。接著依序看GAA是什麼形狀、怎麼製作，以及下一步有什麼構想。

電晶體最重要的是「確實關得住」

先複習前一篇文章。晶片裡的電晶體，是用電來切換的小開關。電子從源極出發、從汲極離開，兩者之間有一條電子的通道。在通道上方的閘極加上電壓，通道就形成而導通；降低電壓，就會關閉。

關閉時，源極和汲極之間有一道像「牆」一樣、不讓電子通過的東西。閘極用電壓把這道牆升高或降低，來擋住或放行電流。這裡的牆並不是真正的牆。我們只是把電子感受到的能量高低差，比喻成牆，方便理解。

理想的開關，關閉時完全不讓電流通過。實際的電晶體即使在關閉時，也會漏出少量電流。一個電晶體的漏電非常小，但晶片裡有數十億個。全部加起來，即使什麼都沒做，也會消耗電池、產生熱（「CMOS是什麼？」）。

縮小之後，閘極守不住這道牆

把電晶體縮小，源極和汲極的距離也會縮短。這時，汲極電壓的影響會深入到通道裡面。汲極的電壓會不受閘極控制，把牆壓低。這個現象的專業名稱是DIBL（汲極引發位障降低；「位障」就是這道牆）。

這樣一來，即使用閘極把它關閉，牆也變低了，電流就會漏出來。導通與關閉交界的電壓，也會因為通道長度只差一點點就大幅偏移。通道在英文裡叫作channel。通道很短時出現的這些困擾，統稱為短通道效應。

對策的想法很簡單。讓閘極「更近、更廣」地接觸通道，就能比汲極更有力地控制這道牆。把通道做薄，讓閘極的力量到達深處，也是同樣的想法。電晶體形狀的演變，可以說就是「增加閘極包覆的面」的歷史。

另外，當通道再縮短到數 nm，電子穿過牆的現象也會變得明顯。這是很難靠改變形狀來防止的另一種極限。詳細說明請見「穿隧效應是什麼？」。

平面式→FinFET→GAA：包覆的面越來越多

長期使用的平坦形狀稱為平面式。在平面式中，閘極只接觸通道上方的一個面。通道的下方離閘極遠，容易受到汲極的影響。

接著出現的形狀，是把通道像薄板一樣豎起來，由閘極從上方和左右三個面包住。豎起的薄板很像魚鰭（fin），所以稱為FinFET（鰭式場效電晶體）。英特爾在2011年發表，將從 22 nm 世代的晶片開始，用這種形狀量產（該公司稱為Tri-Gate，三閘極）。

但持續縮小下去，三個面也不夠了。FinFET薄板的根部連著底下的矽，那裡無法用閘極包住。於是出現了把通道與底部分開、懸空，再用閘極包住整圈的形狀。這就是GAA（環繞式閘極）。它是英文Gate-All-Around的縮寫，意思是「四周全是閘極」。

三種形狀的差異，可以在比較頁面「平面式 MOSFET 與 FinFET 的差異」和「FinFET 與 GAA 電晶體的差異」中用表格查看。

奈米片：疊起薄板來增加電流

通道做薄，閘極的力量就能到達深處。但只有一條薄通道，能流過的電流就少。電流少，連接在後面的電路就無法快速運作。

因此，GAA把幾片薄矽板隔著空隙疊起來。閘極包住每一片，每一片都連接到同一個源極和汲極。導通時，電流同時流過所有薄板，合計就是電晶體的電流。這種薄板稱為奈米片。

來看看大小的例子。IBM在2021年發表了「2 nm」的試作。根據解讀發表圖片的報導，奈米片是3片疊在一起，每片厚約 5 nm。這只有矽原子之間距離（約 0.235 nm）的約20倍。

名稱因公司而異。三星（Samsung）命名為MBCFET（具有多條像橋一樣的通道的電晶體）。英特爾稱為RibbonFET（緞帶狀通道的電晶體），台積電（TSMC）則稱為「奈米片」。細部的做法各有不同，但疊起薄板、用閘極包住四周的基本概念相同。

可以選擇通道寬度也是優點

電路中，有些地方想用大電流快速運作，有些地方想限制電流來節省電力。因此，如果每個電晶體都能改變通道寬度，會很方便。

FinFET的鰭片，高度和厚度在整個晶片中做成一致。要增加電流，就得並排2條、3條鰭片。也就是說，電流大小只能以「1條的量」「2條的量」這樣分段選擇。

奈米片則可以在畫電路設計圖時選擇寬度。重視速度的電路用寬的奈米片，想節省電力或面積的電路用窄的奈米片。三星在2022年的發表中，也把這點列為優點：改變奈米片的寬度，就能調整電力與效能。不過實際上，可選的寬度仍限制在製造規則的範圍內。

怎麼製作？從疊好的層中只抽掉一種

要做出許多片懸空的薄板，連薄板之間的空隙都用閘極填滿。這要怎麼做呢？基本構想是先把兩種層交替疊成「三明治」，之後只抽掉其中一種層。這裡只說明大致流程，省略中間許多步驟。

使用的材料一種是矽，另一種是SiGe（矽鍺）。SiGe是在矽中混入鍺這種元素的晶體。它的原子排列間距和矽接近，所以只要層夠薄，就能整齊地疊上去。而且它被削去的難易度和矽不同，之後就能只去除其中一種。

首先，在作為晶片基礎的圓形矽板（晶圓）上，把SiGe和矽各以數 nm 的厚度交替疊起來。這裡用的方法，是一邊延續下方晶體的原子排列，一邊長出薄膜，稱為磊晶成長。接著，把這疊層切成細長條，在兩端做出源極和汲極。描繪圖案的是用光的微影製程，削去材料的是蝕刻製程。

接下來，終於要只抽掉SiGe。這裡使用SiGe容易被削去、矽幾乎不被削去的蝕刻條件。這種削去快慢差距的大小，稱為蝕刻選擇比。SiGe消失後，矽薄板由兩端的源極和汲極撐住，像橋一樣留下來。

最後，在薄板周圍的空隙中，填入非常薄的絕緣膜和閘極金屬。空隙非常窄，所以要用一次堆積一層原子的方式來形成薄膜，也就是ALD（原子層沉積）（「薄膜沉積是什麼？」）。實際上還會加上其他步驟，例如在空隙兩端放入絕緣的隔板，避免閘極和源極、汲極接觸。

疊起兩種層、只抽掉其中一種、連薄板之間的空隙都用閘極填滿。這些步驟都是FinFET所沒有的。步驟增加、難度提高，製造成本也會跟著上升。整個晶片的製作流程，請見「半導體晶片是怎麼做出來的？」。

誰在使用？從什麼時候開始？

以下根據各公司的正式發表，依時間順序列出開始使用GAA的時期（截至2026年10月可確認的資訊）。順序只代表時間先後，不代表技術的優劣。

即使同樣是「3 nm」世代，三星使用GAA，台積電則使用FinFET（台積電2022年的發表）。世代名稱和電晶體的形狀，並不是一對一對應的。量產狀況和計畫容易變動，最新資訊請以各公司的發表為準。

GAA的下一步？把nMOS和pMOS疊起來的CFET

晶片的電路，多半是組合nMOS和pMOS這兩種動作相反的電晶體做成的（「CMOS是什麼？」）。目前，這兩種電晶體在晶片上是左右並排。如果把兩者上下疊起來，就能用更小的面積做出相同的電路。這種形狀稱為CFET（互補式場效電晶體）。

CFET目前仍在研究開發階段。在2023年12月的國際學會IEDM上，英特爾、三星和台積電都發表了CFET的研究成果。電機電子領域的學會IEEE旗下的雜誌，彙整報導了這三家公司的發表。比利時的研究機構imec也在2024年6月，發表了上下疊起、連電極都接上並實際運作的試作。

imec在2024年12月的發表中，在自己的技術展望裡，提出從名為「A7」的世代開始使用CFET的構想。A是長度單位埃（angstrom，0.1 nm）的字首，A7是相當於 0.7 nm 的名稱。不過，這同樣是世代的名稱，而不是尺寸。對於在那之前的世代，imec構想了一種稱為「forksheet」（叉型片）的形狀。這是把nMOS和pMOS的奈米片隔著薄牆靠近排列的形狀。

常見的誤解

用數字來看

也就是說，厚度只有原子間距約20倍的薄板，被疊上好幾片、懸在空中，四周再用閘極包住。即使如此，奈米片的厚度和閘極長度，都比名稱裡的「2 nm」大。名稱的數字和實際尺寸之間，沒有固定的關係。

台積電的數字，是該公司在2022年提出的預估，比較的對象是上一代的 3 nm 世代（N3）。這不只是電晶體形狀的效果，而是包含導線與電路改良在內，整個世代的效果。

深入學習

• 其他方法：用薄層通道來抑制漏電的方法，還有FD-SOI（全空乏型SOI），可以在「SOI與塊材矽的差異」中比較。
• 用數字試試看：在MOSFET I-V 曲線工具中，可以確認閘極電壓和電流的關係。通道形成的樣子，可以在圖解「nMOS的通道」中看到。
• 微縮以外的方法：在「微縮之後」中，可以一次讀到CFET、背面供電，以及把晶片疊起來的技術。
• 產業面：承接量產的公司如何運作，請見「晶圓代工是什麼？」；持續縮小的歷史，請見「摩爾定律是什麼？」。