Méthode qui calcule le délai de chaque chemin d'un circuit sans vecteurs de test et vérifie que les contraintes temporelles sont respectées.
Nom japonais: STA(静的タイミング解析)
« STA (analyse temporelle statique) » apparaît dans 21 questions d'entraînement réparties sur 4 thèmes, dont Analyse temporelle et CDC, Flot de conception de circuits intégrés et EDA, Circuits logiques.
Réponse : C. Calculer sans vecteurs de test le délai de chaque chemin du circuit et vérifier le respect des contraintes temporelles
La STA calcule, pour tous les chemins de signal du circuit, le cumul des délais des cellules et des interconnexions, et vérifie de façon exhaustive le respect de contraintes temporelles comme les temps d'établissement (setup) et de maintien (hold). Elle ne nécessite pas de vecteurs de test et vérifie sans omission des chemins que des vecteurs manqueraient ; elle est au cœur de la vérification temporelle des grands LSI. Elle ne contrôle toutefois pas l'exactitude logique, qui est vérifiée séparément, par exemple par simulation.
Réponse : B. Violation de hold
La violation de hold survient lorsque le chemin de données est trop court : la donnée n'est pas maintenue le temps requis après le front d'horloge et une nouvelle donnée est capturée sur le même front. La condition de hold compare des fronts identiques sans faire intervenir la période ; réduire la fréquence d'horloge ne la résout donc pas, et on la corrige en insérant des tampons de retard. Un chemin trop long qui n'arrive pas à temps est une violation de setup, et une violation DRC est une violation des règles de layout.
La STA calcule, pour tous les chemins de signal du circuit, le cumul des délais des cellules et des interconnexions, et vérifie de façon exhaustive le respect de contraintes temporelles comme les temps d'établissement (setup) et de maintien (hold).
Quelle description de l'analyse temporelle statique (STA) e…La STA vérifie donc que l'enable est stable avant le front montant de l'horloge (setup de clock gating) et qu'il est maintenu jusqu'après le front descendant (hold de clock gating).
Dans un circuit qui arrête l'horloge au moyen d'une porte A…La temporisation des chemins entre horloges asynchrones ne pouvant être déterminée en STA, on les exclut habituellement de l'analyse, par exemple au moyen de groupes d'horloges.
Même lorsqu'on effectue une STA et une simulation RTL, pour…Cette vérification peut être menée de façon exhaustive sur tous les chemins par analyse temporelle statique (STA), ce qui permet de concevoir des circuits de plusieurs milliards de transistors.
Quel est l'avantage d'un circuit synchrone, où toutes les b…Ces valeurs permettent une analyse temporelle statique, une analyse de consommation et de diaphonie précises.
Comment appelle-t-on l'étape qui extrait la résistance et l…Bascule (flip-flop) Synthèse logique Temps d'établissement (setup time) Tension de seuil OCV (variation sur puce) Synchroniseur Chemin multicycle DRC (vérification des règles de conception) SDC PDK (kit de conception de procédé)