Comment appelle-t-on la description des conditions temporelles, comme la période d'horloge et les délais d'entrée-sortie, utilisée par la synthèse logique et l'analyse temporelle statique ?

Réponse : B. Contraintes temporelles (SDC, etc.)

Les contraintes temporelles décrivent la période et la forme de l'horloge, les délais des ports d'entrée-sortie, les chemins à exclure de la vérification (faux chemins) ou autorisés sur plusieurs cycles, etc. ; elles sont écrites notamment au format SDC. Les outils optimisent et vérifient le circuit pour respecter ces contraintes. Des contraintes erronées peuvent donner une puce qui ne fonctionne pas, bien que tout soit conforme dans l'outil. Le PDK est l'ensemble des données de conception, et GDSII un format de layout.