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Flot de conception de circuits intégrés et EDA

En analyse temporelle statique, quelle violation survient lorsque le signal change trop tôt juste après le front d'horloge, empêchant la bascule de conserver correctement la donnée précédente ?

  1. AViolation de setup
  2. BViolation de hold
  3. CViolation DRC
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Réponse : B. Violation de hold

La violation de hold survient lorsque le chemin de données est trop court : la donnée n'est pas maintenue le temps requis après le front d'horloge et une nouvelle donnée est capturée sur le même front. La condition de hold compare des fronts identiques sans faire intervenir la période ; réduire la fréquence d'horloge ne la résout donc pas, et on la corrige en insérant des tampons de retard. Un chemin trop long qui n'arrive pas à temps est une violation de setup, et une violation DRC est une violation des règles de layout.

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