Durée minimale pendant laquelle l'entrée de données d'une bascule doit être stable avant le front actif d'horloge. Les chemins qui ne la respectent pas limitent la fréquence maximale du circuit.
Nom japonais: セットアップ時間
« Temps d'établissement (setup time) » apparaît dans 6 questions d'entraînement réparties sur 4 thèmes, dont Lire une fiche technique, Circuits logiques, Test et inspection.
Domaine: Circuits logiques
Réponse : B. Le temps minimal pendant lequel l'entrée de données doit être stable avant le front d'horloge
Pour qu'une bascule capture correctement, la donnée doit être stable depuis un certain temps avant le front d'horloge : c'est le temps de setup. Si le délai du chemin de données dépasse la période d'horloge moins le temps de setup, il y a violation, que l'on résout en ralentissant l'horloge. Le temps pendant lequel la donnée doit être maintenue après le front est le temps de hold ; le non-respect de l'un ou de l'autre provoque la capture d'une valeur erronée ou la métastabilité.
Réponse : A. 100 MHz
Le temps le plus long pour que les données atteignent le récepteur est de 6 + 1 = 7 ns. Côté récepteur, les données doivent être stables 3 ns avant le front d'horloge suivant ; la période d'horloge doit donc être d'au moins 7 + 3 = 10 ns, et la fréquence maximale vaut 1/10 ns = 100 MHz. Le point clé est d'utiliser la valeur maximale (max) des retards pour vérifier le temps d'établissement. Environ 143 MHz est la valeur obtenue en oubliant d'ajouter le temps d'établissement (1/7 ns). En conception réelle, on retranche aussi une marge pour le décalage d'horloge (skew) et la gigue.
Le point clé est d'utiliser la valeur maximale (max) des retards pour vérifier le temps d'établissement.
Le retard horloge → sortie du circuit intégré émetteur est …Le test AC mesure les caractéristiques temporelles : délai de propagation de l'entrée à la sortie, temps d'établissement et de maintien, temps de montée et de descente des sorties, etc.
Quels éléments sont principalement vérifiés lors du test AC…La STA calcule, pour tous les chemins de signal du circuit, le cumul des délais des cellules et des interconnexions, et vérifie de façon exhaustive le respect de contraintes temporelles comme les temps d'établissement (setup) et de maintien (hold).
Quelle description de l'analyse temporelle statique (STA) e…La valeur max sert à la vérification du temps d'établissement.
Pour vérifier que le temps de maintien (hold) du récepteur …Le croisement en × marque l'instant où cette valeur change, et les temps d'établissement et de maintien sont représentés comme l'intervalle entre ce point de changement et le front d'horloge.
Dans un chronogramme, un bus d'adresses ou de données est r…Bascule (flip-flop) Métastabilité Décalage d'horloge (clock skew) Gigue (jitter) STA (analyse temporelle statique) Temps de maintien (hold time) Additionneur complet Circuit combinatoire Circuit séquentiel Code de Gray