Methode die de vertraging van elk pad in een schakeling berekent zonder testpatronen te gebruiken, en controleert of aan de timingeisen wordt voldaan.
Japanse benaming: STA(静的タイミング解析)
“STA (statische timinganalyse)” komt voor in 21 oefenvragen uit 4 onderwerpen, bijv. Timinganalyse en CDC, LSI-ontwerpflow en EDA, Logische schakelingen.
Vakgebied: LSI-ontwerpflow en EDA
Antwoord: C. Zonder testpatronen worden de vertragingen van alle paden in de schakeling berekend en wordt gecontroleerd of aan de timingbeperkingen wordt voldaan
STA is een methode die voor alle signaalpaden van de schakeling de vertragingen van cellen en bedrading optelt en uitputtend onderzoekt of aan timingbeperkingen zoals setup- en holdtijd wordt voldaan. Er zijn geen testpatronen nodig en ook paden die met patronen worden gemist, worden volledig gecontroleerd, zodat het de kern is van timingverificatie van grootschalige LSI's. De juistheid van de logica wordt echter niet gecontroleerd, dus functionele verificatie gebeurt afzonderlijk, bijvoorbeeld met simulatie.
Antwoord: B. Holdovertreding
Een holdovertreding is een overtreding waarbij het gegevenspad te kort is, de gegevens na de klokflank niet voor de vereiste tijd worden vastgehouden en nieuwe gegevens bij dezelfde flank worden opgenomen. De holdvoorwaarde vergelijkt dezelfde flanken en bevat de periode niet, dus ze wordt niet opgelost door de klokfrequentie te verlagen; ze wordt gecorrigeerd door vertragingsbuffers in te voegen. Een pad dat te lang is en niet op tijd aankomt, is een setupovertreding, en een DRC-overtreding is een overtreding van een layoutregel.
STA is een methode die voor alle signaalpaden van de schakeling de vertragingen van cellen en bedrading optelt en uitputtend onderzoekt of aan timingbeperkingen zoals setup- en holdtijd wordt voldaan.
Welke uitspraak over statische timinganalyse (STA) is juist?Daarom controleert STA dat het enable-signaal stabiel is vóór de stijgende klokflank (clock-gating-setup) en stabiel blijft tot na de dalende flank (clock-gating-hold).
Wat controleert de clock-gating-check van STA juist in een …Voor paden tussen asynchrone klokken kan STA de timing niet bepalen, dus worden ze gewoonlijk uit de analyse gehaald, bijvoorbeeld door klokgroepen op te geven.
Wat is de juiste reden waarom controle met een CDC-verifica…Deze verificatie kan met statische timinganalyse (STA) uitputtend over alle paden worden uitgevoerd, zodat ook circuits met miljarden transistors kunnen worden ontworpen.
Welk voordeel van een synchroon circuit, waarin alle flip-f…Met deze waarden worden statische timinganalyse en analyse van vermogen en overspraak nauwkeurig uitgevoerd.
Hoe heet het proces waarbij uit de layout na place and rout…Numerieke apertuur (NA) Logische synthese Flipflop Drempelspanning (threshold voltage) OCV (on-chip variation) Slack Synchronisator Holdtijd DRC (design rule check) SDC