Qu'est-ce que SDC ?

Format de contraintes temporelles décrivant les périodes et formes d'onde d'horloge, les retards d'entrée et de sortie, les exceptions temporelles, etc. Écrit sous forme de commandes Tcl, il est partagé par les outils de synthèse logique, de placement-routage et de STA.

Nom japonais: SDC

« SDC » apparaît dans 3 questions d'entraînement réparties sur 2 thèmes, dont Flot de conception de circuits intégrés et EDA, Analyse temporelle et CDC.

Domaine: Analyse temporelle et CDC

S'entraîner : questions sur SDC

Dans les contraintes temporelles (SDC), quel paramètre spécifie la marge retranchée de la période d'horloge pour tenir compte notamment de la gigue et du skew estimés de l'horloge ?

  1. AIncertitude d'horloge (clock uncertainty)
  2. BDose
  3. CRapport d'aspect
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Réponse : A. Incertitude d'horloge (clock uncertainty)

L'incertitude d'horloge est le réglage qui retranche, comme marge dans l'analyse temporelle, l'effet de la gigue d'horloge et du skew estimé avant placement-routage. Par exemple, avec une période de 1 ns et une incertitude de 50 ps, la donnée doit arriver en 0,95 ns. La valeur est ajustée selon l'avancement de la conception ; après placement-routage, elle est remplacée par le skew calculé à partir de l'arbre d'horloge réel, seule la gigue étant conservée. La dose et le rapport d'aspect sont des termes de fabrication.

Lorsqu'une horloge est divisée par 2 par un circuit diviseur pour alimenter un autre circuit, quel est le traitement correct dans le SDC ?

  1. ALa sortie du diviseur est traitée comme un signal de données, elle est donc analysée correctement sans rien définir
  2. BDéfinir la sortie du diviseur comme une horloge générée en spécifiant sa relation avec l'horloge d'origine (division par 2)
  3. CDéfinir l'horloge divisée comme une nouvelle horloge asynchrone, sans relation avec l'horloge d'origine
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Réponse : B. Définir la sortie du diviseur comme une horloge générée en spécifiant sa relation avec l'horloge d'origine (division par 2)

Le SDC est la description des contraintes temporelles qui transmet à l'outil la période et la forme d'onde des horloges, les délais d'entrée-sortie, les chemins faisant exception, etc. Sans définition, la sortie du diviseur n'est pas traitée comme une horloge, et les bascules en aval ne sont pas analysées correctement. Définie comme horloge générée, elle est analysée, si l'horloge d'origine est à 500 MHz, comme une horloge à 250 MHz, relation de phase avec l'horloge d'origine comprise. Les deux horloges étant synchrones, les traiter comme asynchrones exclurait de l'analyse des chemins qui devraient être vérifiés.

« SDC » dans les explications

Questions mentionnant « SDC » (3)

  1. Dans les contraintes temporelles (SDC), quel paramètre spécifie la marge retranchée de la période d'horloge pour tenir compte notamment de la gigue et du skew estimés de l'horloge ?
  2. Lorsqu'une horloge est divisée par 2 par un circuit diviseur pour alimenter un autre circuit, quel est le traitement correct dans le SDC ?
  3. Comment appelle-t-on la description des conditions temporelles, comme la période d'horloge et les délais d'entrée-sortie, utilisée par la synthèse logique et l'analyse temporelle statique ?

Termes associés

Gigue (jitter) Incertitude d'horloge (clock uncertainty) Placement-routage Dose Rapport d'aspect Synthèse logique STA (analyse temporelle statique) PDK (kit de conception de procédé) Chemin critique Chemin multicycle

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