Dans un circuit qui arrête l'horloge au moyen d'une porte AND à 2 entrées recevant l'horloge et un signal de validation (enable), quel est le contenu correct de la vérification de clock gating effectuée par la STA ?

Réponse : C. Que le signal enable ne change pas pendant que l'horloge vaut 1 et achève ses changements pendant qu'elle vaut 0

Avec une porte AND, si l'enable change pendant que l'horloge vaut 1, l'horloge de sortie peut être tronquée ou présenter une impulsion parasite (glitch). La STA vérifie donc que l'enable est stable avant le front montant de l'horloge (setup de clock gating) et qu'il est maintenu jusqu'après le front descendant (hold de clock gating). Avec une période de 2,0 ns et un rapport cyclique de 50 %, les changements de l'enable doivent tenir dans les 1,0 ns qui séparent le front descendant du front montant suivant. Une cellule de clock gating intégrant un verrou facilite le respect de cette contrainte.