Étape de conception qui convertit un circuit décrit en RTL en une netlist utilisant les portes d'une bibliothèque de cellules.
Nom japonais: 論理合成
« Synthèse logique » apparaît dans 23 questions d'entraînement réparties sur 3 thèmes, dont Flot de conception de circuits intégrés et EDA, HDL et vérification, Circuits logiques.
Réponse : B. L'étape qui convertit la description RTL en netlist composée de portes de la bibliothèque de cellules
La synthèse logique convertit la description comportementale du circuit écrite en RTL en informations de connexion (netlist) entre portes logiques et bascules de la bibliothèque de cellules. À partir de contraintes de temps, de surface et de consommation, l'outil simplifie les expressions logiques et choisit des cellules de force adaptée afin d'optimiser le circuit pour respecter les contraintes. Disposer et relier les cellules relève du placement-routage, et le transfert sur plaquette de la lithographie.
Réponse : A. Vérification formelle d'équivalence
La vérification formelle d'équivalence établit de façon exhaustive, par des méthodes mathématiques, si deux circuits réalisent la même fonction logique. Sans vecteurs de test, elle garantit l'équivalence pour toutes les combinaisons d'entrées ; elle sert à vérifier avant et après la synthèse logique, le placement-routage ou un ECO. Essayer toutes les combinaisons par simulation est irréaliste dès que les entrées comptent quelques dizaines de bits. Le DRC contrôle les règles géométriques.
La synthèse logique convertit la description comportementale du circuit écrite en RTL en informations de connexion (netlist) entre portes logiques et bascules de la bibliothèque de cellules.
Quelle description de la synthèse logique est correcte ?Sans vecteurs de test, elle garantit l'équivalence pour toutes les combinaisons d'entrées ; elle sert à vérifier avant et après la synthèse logique, le placement-routage ou un ECO.
Quelle méthode confirme mathématiquement, sans simulation, …« always @(posedge clk) » signifie que les affectations internes ne sont effectuées qu'à l'instant du front montant de l'horloge ; la synthèse logique en fait une bascule déclenchée sur front.
Quel circuit la synthèse logique produit-elle à partir de l…Un circuit combinatoire n'ayant pas de fonction de mémorisation, la synthèse logique crée un verrou pour conserver la valeur.
Voulant un circuit combinatoire, on a écrit le code ci-dess…« #10 » fait avancer le temps de 10 unités dans la simulation, mais la synthèse logique, incapable de créer un délai, l'ignore.
Parmi les descriptions Verilog suivantes, laquelle ne devie…Placement-routage RTL (niveau transfert de registres) Netlist Verilog STA (analyse temporelle statique) Circuit combinatoire FPGA Coupure d'alimentation (power gating) DRC (vérification des règles de conception) PDK (kit de conception de procédé)