Ein Verfahren, das die Verzögerung aller Pfade einer Schaltung ohne Testmuster berechnet und prüft, ob die Timing-Vorgaben eingehalten werden.
Japanische Bezeichnung: STA(静的タイミング解析)
Fachgebiet: IC-Entwurfsablauf und EDA
Clock Gating (Taktabschaltung) DRC (Entwurfsregelprüfung, design rule check) FPGA High-Level-Synthese (HLS) Logiksynthese LVS (Layout-versus-Schaltplan-Prüfung) Netzliste (Netlist) PDK (Prozess-Design-Kit) Platzierung und Verdrahtung (place and route) RTL (Register-Transfer-Ebene, register-transfer level)