LVSとは
えるぶいえす
Layout Versus Schematic の略。レイアウトから抽出した回路の接続が、回路図やネットリストと一致しているかを確認する検証。DRCとともにテープアウト前に必ず行う。
この用語の分野: LSI設計フロー・EDA
解説の中の「LVS」
回路図とレイアウトの接続の一致を確認するのはLVS(Layout Versus Schematic)と呼ばれます。
レイアウト検証におけるDRC(デザインルールチェック)の説明として正しいものはどれか。PDKには、そのプロセスのデザインルール、トランジスタなどのシミュレーション用モデル、DRCやLVSのためのルールファイル、基本的なセルなどが含まれます。
ファウンドリが設計者に提供する、デザインルール、デバイスモデル、セルライブラリなどの設計用データ一式を何と呼ぶか。サインオフでは、タイミング、DRC・LVSに加えて、電源配線の電圧降下(IRドロップ)や、配線の電流密度によるエレクトロマイグレーションの解析を行います。
テープアウト前の最終確認(サインオフ)で、タイミングの検証と並んで行う電源配線の解析はどれか。
「LVS」が出てくる問題(4問)
関連する用語
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