LSI設計フロー・EDA
SystemVerilogを使った検証で、再利用しやすいテスト環境(テストベンチ)を組み立てるための標準的な方法論はどれか。
- AOPC
- BCMP
- CUVM(Universal Verification Methodology)
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正解：C. UVM(Universal Verification Methodology)
UVMは、SystemVerilogでテストベンチを部品(ドライバ、モニタ、スコアボードなど)の組み合わせとして構成するための標準的な方法論とクラスライブラリです。部品を再利用でき、ランダムな入力の生成やカバレッジの収集を組み込みやすくなります。
- A. OPCは露光の光近接効果の補正です。
- B. CMPは化学機械研磨です。
- C. 正しい。テストベンチを構成するための標準的な方法論です。