チップの中の配線の断面の寸法と長さ、金属の種類、層間絶縁膜の比誘電率を入れると、配線の抵抗と容量、信号が伝わるまでの遅延を計算します。長さを2倍にすると配線の遅延が約4倍になることや、Low-k材料や配線の間隔が遅延にどう効くかを、数字で確かめられます。
青い線はドライバと負荷を含めた遅延、緑の線は配線だけの遅延 0.38·Rw·Cw で、赤い点が今の長さです。配線だけの遅延は長さの2乗で増えます。
抵抗は R = ρL/(W·T)、容量は平行平板の近似で、上下の層への 2ε·W/H と左右の隣の配線への 2ε·T/S の和としています(ε = k·ε0)。配線の上面や側面から回り込む電界によるフリンジ容量は含めていないため、実際の容量はこれより大きくなります。遅延は 0.69·Rdrv·(Cw + CL) + 0.38·Rw·Cw + 0.69·Rw·CL で、ステップ入力で出力が50%に達するまでの時間の近似です(分布RC線路のエルモア遅延は 0.5·Rw·Cw)。抵抗率は室温のバルクの値なので、細い配線での上昇は倍率で入れてください。インダクタンスは考えていません。
ほかの入力は今の値のまま、選んだ入力だけを今の値の1/4〜4倍の範囲で変えたときの結果です。赤い点が今の値です。
配線の抵抗は R = ρL/(W·T) で、長さに比例し、断面積に反比例します。既定値のCu(1.7 µΩ·cm)、幅50 nm、厚さ100 nmでは、1 µmあたり3.4 Ω、長さ1 mmでは3.4 kΩです。ただし、配線の幅が電子の平均自由行程(Cuで約40 nm)と同じくらいまで細くなると、表面や結晶粒界での散乱が増え、抵抗の高いバリアメタルが断面に占める割合も大きくなるため、実効的な抵抗率はバルクの値より大きくなります。倍率を3にすると抵抗は10.2 kΩとなり、配線だけの遅延も3倍の約463 psになります。
配線の容量は、上下の層との間の容量と、同じ層の隣の配線との間の容量に分けられます。平行平板で近似すると、1本あたり ε(2W/H + 2T/S) です。既定値では上下の分が 2W/H = 1、横の分が 2T/S = 4 なので、容量の80%を隣の配線との容量が占め、1 µmあたり0.12 fF、1 mmで120 fFになります。比誘電率をSiO2の3.9にすると、容量は約1.44倍の0.173 fF/µmです。微細化で間隔が狭まるほど横の容量が増えるため、Low-k材料やエアギャップで誘電率を下げることが重要になりました。
配線の抵抗と容量は長さ方向に分布しているため、一つの抵抗と容量にまとめたときの 0.69RC ではなく、ステップ入力で出力が50%に達する時間は約 0.38·Rw·Cw になります(エルモア遅延で見積もると 0.5·Rw·Cw)。既定値では配線だけの遅延が154 ps、出力抵抗1 kΩのドライバと10 fFの負荷を含めると267 psです。RwもCwも長さに比例するので、配線だけの遅延は長さの2乗で増え、2 mmでは4倍の618 ps、全体では837 psになります。
長い配線では、途中にバッファ(リピータ)を入れて区切る方法がよく使われます。既定値で2 mmの配線を1 mmずつに分け、同じドライバでつなぐと、リピータ自身の遅延を無視すれば267 ps × 2 = 約535 psとなり、837 psより短くなります。区切ると2乗の項が小さくなり、全体の遅延は長さにほぼ比例するようになります。ほかに、長い配線を厚く幅の広い上層の配線に通すこと、Low-k材料で容量を下げること、細くしても抵抗率が上がりにくいCoやRuなどの材料を使うことも対策になります。
正解：B. 4倍
配線の抵抗Rと容量Cはどちらも長さに比例するため、RC遅延は長さの2乗に比例し、長さが2倍になると約4倍になります。そのため長い配線の途中にバッファ(リピータ)を入れて区切ると、遅延は長さにほぼ比例するまで小さくできます。先端チップでは数十万〜数百万個のリピータが入っており、その消費電力も無視できません。上層の太い配線を使うのも同じ目的です。
正解：B. 約2 kΩ
抵抗は R = ρL/(W × T) で、ρ = 2×10⁻⁸ Ω·m、L = 1×10⁻³ m、W × T = 1×10⁻¹⁴ m² から、R = 2000 Ω(約2 kΩ)です。1 mmという短い距離でも、断面が100 nm角の配線ではこれほど大きな抵抗になり、配線容量(1 mmで約0.2 pF)と組み合わせるとRC遅延は数百psになります。そのため、長い配線には上層の太い配線を使ったり、リピータを入れたりします。
正解：B. 電子の表面散乱や粒界散乱が増え、抵抗の高いバリア層の占める割合も大きくなるため
配線幅が電子の平均自由行程(Cuで約40 nm)と同程度以下まで細くなると、配線の表面や結晶粒界での電子の散乱が増え、抵抗率がバルクの数倍にもなります。細い配線では結晶粒も小さくなるため、粒界散乱がさらに増えます。加えて、一定の厚さが必要なバリア層が断面に占める割合も大きくなります。そのため、平均自由行程の短いコバルトやルテニウム、モリブデンなどの新しい配線材料が検討・導入されています。
配線だけの遅延 0.38·Rw·Cw は、RwとCwがどちらも長さに比例するので約4倍になります。ドライバの出力抵抗による項は長さにほぼ比例して増えるだけなので、全体では2〜4倍の間になります。既定値では、1 mmで267 psの遅延が、2 mmでは837 ps(約3.1倍)になります。
0.69RC(ln2 × RC)は、一つの抵抗と容量にまとめた回路で出力が50%に達する時間です。抵抗と容量が一様に分布した配線では、同じ50%の時間が約0.38RCになります。0.5RCは分布RC線路のエルモア遅延で、計算が簡単なため見積もりによく使われますが、50%遅延よりは大きめの値になります。
このツールは平行平板の近似で、配線の上面や側面から回り込む電界(フリンジ電界)による容量を含めていないためです。配線の幅や間隔が厚さと同じくらいかそれ以下になると、この分は無視できません。実際の設計では、配線の断面の電界を解析した結果をもとにする寄生抽出ツールで容量を求めます。目安としては、1 µmあたり約0.2 fFという値がよく使われます。