Ligne servant à lire et écrire les données des cellules mémoire. En DRAM, la faible variation de potentiel de la ligne de bit due à la charge de la cellule est amplifiée par un amplificateur de lecture.
Nom japonais: ビット線
« Ligne de bit » apparaît dans 13 questions d'entraînement réparties sur 4 thèmes, dont SRAM et mémoire flash, DRAM, Circuits logiques.
Domaine: DRAM
Avant une lecture, la ligne de bit est préchargée à VDD/2. Lorsque la ligne de mot rend passant le transistor d'accès d'une cellule, le condensateur de cellule Cs (environ 10 fF) partage sa charge avec la capacité de ligne de bit Cb, bien plus grande, de plusieurs fois à une dizaine de fois Cs. La ligne de bit ne varie donc que d'environ (VDD/2)·Cs/(Cs + Cb), typiquement de quelques dizaines à une centaine de millivolts, vers le haut pour un 1 stocké et vers le bas pour un 0. Un amplificateur de lecture, une bascule à couplage croisé, amplifie cette faible différence par rétroaction positive et réécrit simultanément le niveau complet, car la lecture a détruit la charge d'origine de la cellule.
Le signal dépend du rapport de transfert Cs/(Cs + Cb), et chaque cellule raccordée à la ligne de bit ajoute de la capacité. Une longue ligne de bit desservant de nombreuses cellules diluerait le signal en deçà de ce que l'amplificateur de lecture peut distinguer de façon fiable : les matrices sont donc divisées en segments comportant un nombre limité de cellules par ligne de bit, chacun desservi par ses propres amplificateurs de lecture. On échange ainsi de la surface contre de la marge de signal. Recharger la ligne à VDD/2 après la fermeture d'une rangée prend du temps, spécifié par tRP, qui s'ajoute à la latence de changement de rangée.
Un amplificateur de lecture compare deux lignes de bit, l'une reliée à la cellule sélectionnée et l'autre servant de référence. Dans l'architecture repliée (folded), la paire court côte à côte dans la même matrice : le bruit se couple également sur les deux lignes et s'annule ; en revanche, chaque ligne de mot ne peut contacter des cellules que sur une seule ligne de la paire, ce qui donne une cellule de 8F², F étant la dimension minimale. Dans l'architecture ouverte (open), la paire se trouve dans des matrices distinctes. Elle est plus sensible au bruit mais permet une cellule de 6F², et c'est la disposition dominante aujourd'hui.
Les autres mémoires utilisent les lignes de bit différemment. Une colonne de SRAM comporte une paire complémentaire de lignes de bit préchargées à VDD ; la cellule sélectionnée décharge légèrement l'un des côtés, et l'amplificateur de lecture se déclenche à une différence de quelques dizaines à une centaine de millivolts. L'écriture tire une ligne de bit vers le bas, et à basse tension une assistance par ligne de bit négative la porte légèrement sous la masse. Dans la flash NOR, chaque cellule est reliée en parallèle à la ligne de bit pour des lectures aléatoires rapides, tandis que dans la flash NAND seule l'extrémité d'une chaîne de cellules en série y est reliée.
Réponse : C. Parce que la capacité du condensateur de cellule est bien plus petite que la capacité parasite de la ligne de bit
À la lecture, la charge de la cellule se partage avec la ligne de bit. La capacité de cellule Cs (environ 10 fF) étant inférieure à celle de la ligne de bit Cb (plusieurs fois à environ 10 fois plus), la variation de tension vaut environ (VDD/2)·Cs/(Cs + Cb), soit quelques dizaines à une centaine de mV seulement. Pour garantir ce rapport (rapport de transfert), on limite le nombre de cellules par ligne de bit afin de réduire Cb. L'amplificateur de lecture amplifie d'un coup cette faible différence par rétroaction positive pour déterminer 0/1.
Une ligne de mot court le long d'une rangée et commande les grilles des transistors d'accès, sélectionnant les cellules connectées. Une ligne de bit court le long d'une colonne et transporte les données entre la cellule sélectionnée et l'amplificateur de lecture ou le circuit d'écriture.
Partir du milieu permet à la ligne de bit de monter pour un 1 stocké et de descendre pour un 0 stocké de quantités similaires, si bien que l'amplificateur de lecture peut la comparer à une ligne de référence maintenue à VDD/2.
Relier le petit condensateur de la cellule à la capacité de ligne de bit, bien plus grande, redistribue sa charge, si bien que la cellule ne conserve plus sa tension d'origine. L'amplificateur de lecture restaure la donnée en réécrivant le niveau amplifié dans la cellule.
À la lecture, la charge de la cellule se partage avec la ligne de bit.
Lors de la lecture d'une DRAM, pourquoi la variation de ten…Le nom de la flash NOR vient de la ressemblance entre la connexion en parallèle des cellules sur la ligne de bit et la structure d'une NOR.
Dans quel cas la sortie d'une porte NOR à 2 entrées vaut-el…Lorsque le condensateur de la cellule est relié à la ligne de bit, la charge se partage avec la grande capacité parasite de la ligne de bit et l'état initial est détruit (lecture destructive).
Quelle caractéristique de l'opération de lecture d'une DRAM…Partir du potentiel intermédiaire fait varier la tension de ligne de bit d'une même amplitude vers le haut ou vers le bas, que la cellule contienne 0 ou 1, ce qui facilite la décision de l'amplificateur de lecture.
Lors d'un accès DRAM, comment appelle-t-on l'opération qui …Dans la NOR, chaque cellule est connectée en parallèle à la ligne de bit : la lecture aléatoire est rapide et convient à l'exécution directe de code.
Quelle caractéristique de la mémoire flash NAND, comparée à…Amplificateur de lecture (sense amplifier) RIE (gravure ionique réactive) Précharge CMOS Mobilité Rafraîchissement (refresh) Mémoire flash NAND Contact Mémoire flash NOR Ligne de mot (word line)