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晶片內導線的 RC 延遲

輸入晶片內導線的截面與長度、金屬種類及絕緣層的介電常數，即可計算導線的電阻、電容與訊號延遲。可用數字看出為何長度加倍時導線延遲約變為 4 倍，以及低介電常數材料與線距的影響。

導線條件

計算結果

每 µm 電阻
–
導線電阻 Rw
–
每 µm 電容
–
導線電容 Cw
–
相鄰導線耦合所占比例
–
僅導線延遲 0.38·Rw·Cw
–
含驅動器與負載的延遲
–

藍線為含驅動器與負載的延遲，綠線為僅導線的延遲 0.38·Rw·Cw，紅點標示目前的長度。僅導線的延遲會隨長度的平方增加。

電阻為 R = ρL/(W·T)。電容採用平行板近似：對上下層為 2ε·W/H，加上對兩側相鄰導線的 2ε·T/S（ε = k·ε0）。未包含導線頂面與側面周圍的邊緣電場，因此實際電容較高。延遲為 0.69·Rdrv·(Cw + CL) + 0.38·Rw·Cw + 0.69·Rw·CL，是步階輸入在遠端達到 50% 所需時間的近似值（分佈 RC 線的 Elmore 延遲為 0.5·Rw·Cw）。電阻率為室溫下的塊材值；窄線中的增加量請以倍率輸入。未考慮電感。

導線電阻與尺寸效應

導線電阻為 R = ρL/(W·T)：與長度成正比，與截面積成反比。以預設的 Cu（1.7 µΩ·cm）、線寬 50 nm、厚度 100 nm 計算，每 µm 為 3.4 Ω，1 mm 則為 3.4 kΩ。當線寬接近電子的平均自由徑（Cu 約 40 nm）時，表面與晶界的散射增加，高電阻的阻障金屬也占去更多截面，因此有效電阻率會超過塊材值。倍率設為 3 時，電阻升至 10.2 kΩ，導線延遲也變為 3 倍，約 463 ps。

導線電容與介電常數

導線電容可分為對上下層的電容，以及與同層相鄰導線之間的耦合電容。以平行板近似，每單位長度為 ε(2W/H + 2T/S)。在預設值下，垂直成分 2W/H 為 1，橫向成分 2T/S 為 4，因此與相鄰導線的耦合占總電容的 80%；總電容為每 µm 0.12 fF，1 mm 則為 120 fF。若改用 SiO2（k = 3.9），電容約增加 1.44 倍，達 0.173 fF/µm。由於間距縮小會使橫向電容增加，低介電常數材料與氣隙因而變得重要。

分佈 RC 延遲與平方律

由於導線的電阻與電容沿長度分佈，步階輸入達到 50% 的時間約為 0.38·Rw·Cw，而非單一集總 RC 的 0.69RC（Elmore 估計值為 0.5·Rw·Cw）。在預設值下，僅導線的延遲為 154 ps，含 1 kΩ 驅動器與 10 fF 負載則為 267 ps。由於 Rw 與 Cw 都與長度成正比，僅導線的延遲會隨長度的平方增加：在 2 mm 時變為 4 倍的 618 ps，總延遲為 837 ps。

降低導線延遲的方法

長導線常以插入稱為中繼器的緩衝器來分段。將預設的 2 mm 導線分成兩段 1 mm、並以相同驅動器驅動，若忽略中繼器本身的延遲，約為 267 ps × 2，即約 535 ps，比 837 ps 短。分段可縮小平方項，使總延遲大致與長度成正比。其他對策包括將長導線佈在較厚、較寬的上層金屬，以低介電常數材料降低電容，以及採用 Co 或 Ru 等在極窄線中電阻率上升較少的金屬。

練習配線製程題目

在不改變導線剖面形狀與導線間距的情況下，將導線長度加倍，導線的RC延遲約變為幾倍？

  1. A2倍
  2. B4倍
  3. C8倍
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正確答案：B. 4倍

導線的電阻R與電容C都與長度成正比，因此RC延遲與長度的平方成正比，長度加倍時約變為4倍。因此在長導線中途插入緩衝器（中繼器）加以分段，可將延遲降低到幾乎與長度成正比。先進晶片中放入了數十萬至數百萬個中繼器，其功耗也不容忽視。使用上層較粗的導線也是出於相同目的。

在同一層中，將相鄰導線的間距縮為一半，該導線間的電容約會如何變化？（以平行板近似）

  1. A約變為一半
  2. B不變
  3. C約變為2倍
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正確答案：C. 約變為2倍

平行板的電容為C = εS/d，與間距d成反比，因此將導線間距縮為一半，導線間電容約變為2倍。隨著微縮使導線間距縮小，橫向電容占整體的大部分，延遲、功耗與串音都會變大。電容也與介電常數ε成正比，因此以Low-k材料或空氣間隙降低介電常數便成為對策。實際的導線還要加上邊緣電場（fringe）的影響。

電阻率2 µΩ·cm的導線，長度1 mm、寬度與厚度各為100 nm時，電阻約為多少？

  1. A約2 Ω
  2. B約2 kΩ
  3. C約2 MΩ
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正確答案：B. 約2 kΩ

電阻為R = ρL/(W × T)，由ρ = 2×10⁻⁸ Ω·m、L = 1×10⁻³ m、W × T = 1×10⁻¹⁴ m²，得R = 2000 Ω（約2 kΩ）。即使只有1 mm這麼短的距離，剖面為100 nm見方的導線也會有這麼大的電阻，與導線電容（1 mm約0.2 pF）組合後，RC延遲達數百ps。因此長導線會使用上層的粗導線，或插入中繼器。

Cu導線的寬度變得非常細時，導線的有效電阻率上升，主要原因為下列何者？

  1. A導線的溫度下降
  2. B電子的表面散射與晶界散射增加，且電阻高的阻障層所占比例也變大
  3. CCu變成了半導體
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正確答案：B. 電子的表面散射與晶界散射增加，且電阻高的阻障層所占比例也變大

當導線寬度細到與電子的平均自由路徑（Cu約40 nm）相當或更小時，電子在導線表面與晶粒邊界的散射增加，電阻率甚至可達塊材的數倍。導線變細時晶粒也變小，晶界散射進一步增加。此外，必須維持一定厚度的阻障層在剖面中所占的比例也變大。因此，平均自由路徑較短的鈷、釕、鉬等新導線材料正被研究並導入。

常見問題

導線長度加倍時，延遲會增加多少？

僅導線的延遲 0.38·Rw·Cw 約增為 4 倍，因為 Rw 與 Cw 都與長度成正比。來自驅動器輸出電阻的項大致只隨長度線性增加，因此總延遲的增幅介於 2 倍與 4 倍之間。以預設值為例，1 mm 時的 267 ps 延遲在 2 mm 時變為 837 ps，約 3.1 倍。

何時該用 0.38RC、0.5RC 或 0.69RC？

0.69RC（ln 2 × RC）是單一集總電阻與電容的 50% 延遲。對電阻與電容均勻分佈的導線，同樣的 50% 延遲約為 0.38RC。0.5RC 是分佈 RC 線的 Elmore 延遲，計算簡單而廣泛用於估算，但比 50% 延遲大。

為什麼實際導線電容比本工具的數值大？

本工具採用平行板近似，未計入繞過導線頂面與側面的邊緣電場。當線寬或間距與厚度相當或更小時，這部分相當可觀。實際設計會使用以導線截面電場解為基礎的寄生參數萃取工具求得電容。常用的經驗值約為每 µm 0.2 fF。

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