칩 내부 배선의 단면과 길이, 금속, 절연막의 유전율을 입력하면 배선의 저항, 커패시턴스, 신호 지연을 계산합니다. 길이를 두 배로 늘리면 배선 지연이 약 4배가 되는 이유와 Low-k 절연막 및 배선 간격의 영향을 수치로 확인할 수 있습니다.
파란 선은 드라이버와 부하를 포함한 지연, 초록 선은 배선만의 지연 0.38·Rw·Cw이며, 빨간 점은 현재 길이입니다. 배선만의 지연은 길이의 제곱에 비례해 늘어납니다.
저항은 R = ρL/(W·T)입니다. 커패시턴스는 평행판 근사를 사용하여 위아래 층에 대한 2ε·W/H와 양쪽 인접 배선에 대한 2ε·T/S를 더합니다(ε = k·ε0). 배선 윗면과 옆면 주위의 프린지 전계는 포함하지 않으므로 실제 커패시턴스는 더 큽니다. 지연은 0.69·Rdrv·(Cw + CL) + 0.38·Rw·Cw + 0.69·Rw·CL로, 계단 입력이 먼 쪽 끝에서 50%에 도달하는 시간의 근사입니다(분포 RC 선로의 Elmore 지연은 0.5·Rw·Cw). 비저항은 상온의 벌크 값이므로, 가는 배선에서의 증가분은 배율로 입력하십시오. 인덕턴스는 무시합니다.
다른 입력은 현재 값 그대로 두고, 선택한 입력만 현재 값의 1/4~4배 범위에서 바꿨을 때의 결과입니다. 빨간 점이 현재 값입니다.
배선 저항은 R = ρL/(W·T)로, 길이에 비례하고 단면적에 반비례합니다. 기본값인 Cu(1.7 µΩ·cm), 폭 50 nm, 두께 100 nm에서는 µm당 3.4 Ω, 1 mm이면 3.4 kΩ입니다. 폭이 전자의 평균 자유 행로(Cu에서 약 40 nm)에 가까워지면 표면과 결정립계에서의 산란이 늘고, 저항이 큰 배리어 메탈이 단면에서 차지하는 비율도 커지므로 실효 비저항이 벌크 값을 넘어섭니다. 배율을 3으로 하면 저항은 10.2 kΩ으로 오르고 배선 지연도 3배인 약 463 ps가 됩니다.
배선 커패시턴스는 위아래 층에 대한 커패시턴스와 같은 층의 인접 배선과의 결합 커패시턴스로 나뉩니다. 평행판 근사에서는 단위 길이당 ε(2W/H + 2T/S)입니다. 기본값에서는 수직 성분 2W/H가 1, 수평 성분 2T/S가 4이므로, µm당 0.12 fF(1 mm이면 120 fF)인 전체 중 80%를 인접 배선과의 결합이 차지합니다. SiO2(k = 3.9)를 쓰면 커패시턴스가 약 1.44배인 0.173 fF/µm로 늘어납니다. 간격이 좁아질수록 수평 커패시턴스가 커지므로 Low-k 절연막과 에어 갭이 중요해졌습니다.
배선의 저항과 커패시턴스는 길이 방향으로 분포해 있으므로, 계단 입력이 50%에 도달하는 시간은 단일 집중 RC의 0.69RC가 아니라 약 0.38·Rw·Cw입니다(Elmore 추정값은 0.5·Rw·Cw). 기본값에서 배선만의 지연은 154 ps이고, 1 kΩ 드라이버와 10 fF 부하를 포함하면 267 ps입니다. Rw와 Cw가 모두 길이에 비례하므로 배선만의 지연은 길이의 제곱에 비례해 늘어나, 2 mm에서는 4배인 618 ps, 전체는 837 ps가 됩니다.
긴 배선은 리피터라고 부르는 버퍼를 삽입해 나누는 것이 일반적입니다. 기본값의 2 mm 배선을 같은 드라이버로 구동하는 1 mm 두 구간으로 나누면, 리피터 자체의 지연을 무시할 때 267 ps × 2, 약 535 ps로 837 ps보다 짧아집니다. 분할하면 제곱 항이 작아져 전체 지연이 길이에 거의 비례하게 됩니다. 그 밖에 긴 배선을 더 두껍고 넓은 상층 금속으로 배선하는 방법, Low-k 절연막으로 커패시턴스를 낮추는 방법, 매우 가는 배선에서도 비저항 상승이 적은 Co나 Ru 같은 금속을 쓰는 방법이 있습니다.
정답: B. 4배
배선의 저항 R과 용량 C는 모두 길이에 비례하므로 RC 지연은 길이의 제곱에 비례하며, 길이가 2배가 되면 약 4배가 됩니다. 그래서 긴 배선 도중에 버퍼(리피터)를 넣어 구간을 나누면 지연을 길이에 거의 비례하는 수준까지 줄일 수 있습니다. 첨단 칩에는 수십만~수백만 개의 리피터가 들어 있으며 그 소비 전력도 무시할 수 없습니다. 상층의 굵은 배선을 사용하는 것도 같은 목적입니다.
정답: B. 약 2 kΩ
저항은 R = ρL/(W × T)이며, ρ = 2×10⁻⁸ Ω·m, L = 1×10⁻³ m, W × T = 1×10⁻¹⁴ m²로부터 R = 2000 Ω(약 2 kΩ)입니다. 1 mm라는 짧은 거리에서도 단면이 100 nm 각인 배선에서는 이렇게 큰 저항이 되며, 배선 용량(1 mm에서 약 0.2 pF)과 조합하면 RC 지연은 수백 ps가 됩니다. 그래서 긴 배선에는 상층의 굵은 배선을 사용하거나 리피터를 넣습니다.
정답: B. 전자의 표면 산란과 입계 산란이 늘고, 저항이 높은 배리어층이 차지하는 비율도 커지기 때문
배선 폭이 전자의 평균 자유 행로(Cu에서 약 40 nm)와 같은 정도 이하로 좁아지면 배선 표면이나 결정 입계에서의 전자 산란이 늘어 저항률이 벌크의 몇 배에 이르기도 합니다. 가는 배선에서는 결정립도 작아지므로 입계 산란이 더욱 늘어납니다. 게다가 일정 두께가 필요한 배리어층이 단면에서 차지하는 비율도 커집니다. 그래서 평균 자유 행로가 짧은 코발트, 루테늄, 몰리브덴 등의 새로운 배선 재료가 검토·도입되고 있습니다.
배선만의 지연 0.38·Rw·Cw는 Rw와 Cw가 모두 길이에 비례하므로 약 4배가 됩니다. 드라이버 출력 저항에 의한 항은 대략 선형으로만 늘어나므로, 전체는 2배에서 4배 사이로 증가합니다. 기본값에서는 1 mm에서 267 ps였던 지연이 2 mm에서 837 ps로, 약 3.1배가 됩니다.
0.69RC(ln 2 × RC)는 저항 하나와 커패시터 하나로 이루어진 집중 RC의 50% 지연입니다. 저항과 커패시턴스가 균일하게 분포한 배선에서는 같은 50% 지연이 약 0.38RC입니다. 0.5RC는 분포 RC 선로의 Elmore 지연으로, 계산이 간단해 추정에 널리 쓰이지만 50% 지연보다 큽니다.
이 도구는 평행판 근사를 사용하며, 배선의 윗면과 옆면을 돌아 들어가는 프린지 전계를 제외합니다. 폭이나 간격이 두께와 비슷하거나 더 작으면 이 부분이 상당히 커집니다. 실제 설계에서는 배선 단면의 전계 해석에 기반한 기생 추출 도구로 커패시턴스를 구합니다. 흔히 쓰는 어림값은 µm당 약 0.2 fF입니다.
RC 지연 Low-k 재료 다층 배선 배리어 메탈(Barrier Metal) 다마신 공정(Damascene)