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CMOS 功耗（動態與靜態）

輸入活動因子、總切換電容、電源電壓、時脈頻率與漏電流，即可計算 CMOS 電路的動態功耗與靜態功耗。也能看出以 DVFS 將電壓與頻率依相同比例降低時，總功耗會下降多少。

輸入條件

計算結果

動態功耗 αCV²f
–
靜態功耗 Ileak × V
–
總功耗
–
靜態功耗佔比
–
DVFS 後的總功耗
–
DVFS 後的功耗（原值的 %）
–

動態功耗為 P = αCV²f，其中 α 為每個時脈週期節點由 0 切換到 1 的機率（若將 α 定義為所有轉態的比例，則寫成 ½αCV²f）。靜態功耗以 Ileak × V 估算；在 DVFS 估算中假設漏電流本身與電壓無關，因此只有 × V 這一項會隨之縮放。未包含短路功耗。

αCV²f 的意義

CMOS 閘的輸出每次由 0 上升到 1 時，負載電容 C 會從電源取得 CV² 的能量。其中一半在充電時於 pMOS 中以熱的形式損耗，儲存在電容上的另一半則在下一次由 1 轉為 0 時於 nMOS 中消耗。若 α 為每個時脈週期發生 0 到 1 轉態的機率，動態功耗即為 P = αCV²f。以預設值 α = 0.1、C = 1 nF、V = 1.0 V、f = 2 GHz 計算，P = 0.1 × 10⁻⁹ × 1² × 2 × 10⁹ = 0.2 W。

靜態功耗及其佔比

即使電晶體處於關閉狀態，仍會有次臨界電流、穿隧通過薄閘極介電層的電流以及接面漏電持續流動。由此產生的靜態功耗在此以 Ileak × V 估算。以預設值計算為 100 mA × 1.0 V = 0.1 W，佔總功耗 0.3 W 的 33.3%。次臨界電流會隨臨界電壓降低而呈指數增加，並隨溫度急遽上升。由於微縮使臨界電壓不斷降低，靜態功耗已成為總功耗中不可忽視的部分。

DVFS 為何能大幅省電

降低電源電壓會使邏輯變慢，因此要先降低頻率才能使用較低的電壓。將兩者都乘以 s 時，與 V²f 成正比的動態功耗會變為 s³ 倍。以預設值設為 80% 時，動態功耗降為 0.8³ = 0.512 倍，約 0.102 W，靜態功耗降為 0.08 W，總計 0.1824 W，為原值的 60.8%。不過，固定的工作需要 1/s 倍的時間，因此其動態能量只降為 s² 倍。當靜態功耗較大時，慢速執行也會浪費更多漏電能量。

設計上降低功耗的方法

公式中的每一項都對應一種省電技術。時脈閘控可停止閒置邏輯的時脈以降低 α；縮短導線與縮小電晶體則可降低 C。電壓以平方作用，效果最大，因此依負載調整電壓與頻率的 DVFS 被廣泛採用。對於靜態功耗，可用電源閘控關閉閒置區塊，並在不需要高速的路徑上使用高臨界電壓電晶體。無法在不造成過大漏電的情況下進一步降低臨界電壓，是電源電壓不再下降的主要原因之一。

練習電源管理題目

在CMOS電路的動態功耗公式 P = αCV²f 中，α所代表的意義，下列何者正確？

  1. A電晶體的數量
  2. B每個時脈週期中訊號切換的比例（活動率）
  3. C晶片的溫度
查看答案與解析

正確答案：B. 每個時脈週期中訊號切換的比例（活動率）

動態功耗是對配線或閘極的電容進行充電、放電時所消耗的功率。C是進行切換部分的電容，V是電源電壓，f是時脈頻率，α則是表示在一個時脈週期內有多少比例的訊號會切換的活動率。資料沒有變化的部分，或是時脈被停止的部分不會切換，因此降低α也是重要的省電手段。

在DVFS中，假設電源電壓可以隨頻率成比例地降低。當頻率減半時，動態功率與完成固定運算量所消耗的動態能量大約會如何變化？

  1. A功率變為八分之一，能量變為四分之一
  2. B功率與能量都減半
  3. C功率變為四分之一，能量不變
查看答案與解析

正確答案：A. 功率變為八分之一，能量變為四分之一

功率與V²f成正比，所以V與f都減半時為(1/2)²×1/2=1/8。運算所需的時間變為2倍，因此能量為1/8×2=1/4。每次切換的能量與CV²成正比，所以認為能量由電壓的平方決定，也會得到相同的結果。實際上電壓能降低的範圍有限，而且還有靜態功率，因此不會減少得這麼理想。

只將電源電壓降低10%時（其他條件相同），動態功耗大約會減少幾%？

  1. A約19%
  2. B約10%
  3. C約50%
查看答案與解析

正確答案：A. 約19%

動態功耗與電壓的平方成正比，所以電壓變為0.9倍時，功率為0.9²=0.81倍，也就是減少約19%。即使電壓只有些微變化，對功率的效果也很大，因此降低電壓是最有效的省電手段之一。不過降低電壓會使電路變慢，所以必須在能維持所需速度的範圍內降低，而依負載進行這件事的就是DVFS。

常見問題

電源電壓降低 10% 時，動態功耗會下降多少？

動態功耗與電壓的平方成正比，因此在相同頻率下變為 0.9² = 0.81 倍，約下降 19%。若頻率也降低 10%，則變為 0.9³ ≈ 0.73 倍，約下降 27%。

P = αCV²f 與 P = ½αCV²f 哪一個才正確？

兩者都正確，差別在於 α 的定義。若 α 為每個時脈週期發生 0 到 1 轉態的機率，則 P = αCV²f。若 α 同時計入上升與下降轉態，每次轉態消耗 ½CV²，因此 P = ½αCV²f。請確認題目採用的是哪一種定義。

如何降低靜態功耗？

對閒置區塊進行電源閘控、使用高臨界電壓電晶體、降低電源電壓以及降低晶片溫度都有幫助。時脈閘控降低的是動態功耗，無法減少漏電流。

相關術語

動態功耗（Dynamic power） 靜態功耗（Static power） 活動因子（Activity factor） DVFS(動態電壓頻率調整) 時脈閘控 電源閘控（Power gating）

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