熱酸化の膜厚(Deal-Groveモデル)

シリコンを酸素や水蒸気の中で加熱したときに成長する酸化膜(SiO2)の厚さを、Deal-Groveモデルで計算します。ドライ酸化とウェット酸化、(100)面と(111)面、温度や時間を変えて、膜厚の増え方や、膜の下で消費されるシリコンの厚さがどう変わるかを確かめられます。

酸化の条件

結果

最終の酸化膜厚
–
成長した厚さ
–
消費されたシリコンの厚さ
–
放物線速度定数 B
–
直線速度定数 B/A
–

Deal-Groveモデル x² + Ax = B(t + τ) で計算しています。係数は Deal と Grove による (111) 面のアレニウスの式から求め、(100) 面では B/A を1.68で割っています。消費されるシリコンは、成長した厚さの0.44倍としています。ドライ酸化で約30 nmより薄い領域では、実際の成長がモデルより速いことが知られているため、結果は目安として使ってください。

Deal-Groveモデルの式

熱酸化では、酸素や水などの酸化剤がすでにある酸化膜の中を拡散し、シリコンとの界面で反応して新しい酸化膜をつくります。拡散と界面反応の流れが等しいとすると、膜厚xと時間tの関係は x² + Ax = B(t + τ) となります。Bは拡散で決まる放物線速度定数、B/Aは界面反応で決まる直線速度定数で、τは初期膜厚xiから τ = (xi² + A·xi)/B で求めます。既定値のドライ酸化、(100)面、1000 ℃、1時間では、B ≈ 0.0104 µm²/h、B/A ≈ 0.0449 µm/h で、膜厚は約38.5 nmです。

直線則と放物線則

膜が薄く、t + τ が A²/4B より十分小さいときは x ≈ (B/A)(t + τ) となり、膜厚は時間に比例します(直線則)。この領域では界面の反応が律速で、反応の起こりやすさが面方位で変わるため、(111)面は(100)面より速く酸化します。既定の条件で(111)面にすると約54.2 nmです。膜が厚くなると、酸化剤が膜を通り抜けるのに時間がかかるようになり、x² ≈ Bt の放物線則に移ります。膜厚を2倍にするには約4倍の時間が必要で、グラフの傾きが次第に緩やかになるのはこのためです。

ドライ酸化とウェット酸化

ウェット酸化(水蒸気)は、酸化剤のH2Oが酸化膜に溶け込む量がO2より数百倍多いため、ドライ酸化よりずっと速く進みます。1000 ℃、1時間、(100)面では、ドライ酸化の約38.5 nmに対し、ウェット酸化では約388 nmです。ドライ酸化は遅いぶん膜厚を細かく制御でき、界面準位が少なく絶縁性のよい膜になるため、ゲート酸化膜などの薄い膜に使われます。ウェット酸化は、素子を分離する厚いフィールド酸化膜(LOCOS)や、マスクに使う酸化膜など、数百 nm以上の厚い膜に使われます。

シリコンの消費と注意点

酸化膜はシリコンを消費しながら成長し、厚さxの酸化膜をつくると、もとのシリコン表面から約0.44xの厚さが失われます。つまり膜の約44%が元の表面より下に、約56%が上にできます。この関係は、LOCOSの段差やバーズビーク、素子分離の形を考えるときに重要です。また、ドライ酸化で膜厚が約30 nmより薄い初期の領域では、実際の成長がモデルより速いため、Deal と Grove は約20〜25 nm相当の初期膜厚(τ)を置いて補正しました。数 nmのゲート酸化膜の厚さは、実測による条件出しで決めます。

酸化・拡散の問題を解く

シリコンを熱酸化して厚さxのSiO2膜をつくったとき、消費されるシリコンの厚さはおよそいくらか。

  1. A約0.44x
  2. B約1.0x
  3. C約2.2x
答えと解説を見る

正解:A. 約0.44x

熱酸化ではシリコン自身が酸素と反応してSiO2になります。シリコンの原子密度(約5.0×10²² cm⁻³)とSiO2の分子密度(約2.3×10²² cm⁻³)の比から、厚さxの酸化膜をつくるのに消費されるシリコンは約0.44xです。酸化膜の約44%は元の表面より下に、56%は上に成長し、体積は約2.2倍に膨らみます。このため酸化した部分は段差になり、界面は常に新しい清浄な面になります。

熱酸化で酸化膜が十分厚くなったときの、酸化膜厚と酸化時間の関係として正しいものはどれか。

  1. A膜厚は時間の平方根にほぼ比例する(放物線則)
  2. B膜厚は時間の2乗に比例する
  3. C膜厚は時間に関係なく一定である
答えと解説を見る

正解:A. 膜厚は時間の平方根にほぼ比例する(放物線則)

Deal-Groveモデルでは x² + Ax = B(t + τ) となり、膜が薄いうちは界面の反応が律速で膜厚は時間にほぼ比例し(直線則、x ≈ (B/A)t)、厚くなると酸化剤の膜中拡散が律速で時間の平方根に比例します(放物線則、x ≈ √(Bt))。例えば膜厚を2倍にするには約4倍の時間がかかります。厚い酸化膜ほど時間がかかるため、高温・ウェット・高圧の条件で速めます。

Deal-Groveモデルで、熱酸化の初期(酸化膜がまだ薄いとき)の酸化膜厚と時間の関係として正しいものはどれか。

  1. A膜厚は時間の平方根に比例する
  2. B膜厚は時間にほぼ比例する(直線的に増える)
  3. C膜厚は時間によらず一定である
答えと解説を見る

正解:B. 膜厚は時間にほぼ比例する(直線的に増える)

酸化膜が薄いうちは、酸化剤が膜を通り抜けるのは容易で、界面での反応の速さが律速になるため、膜厚は時間にほぼ比例して増えます(直線則、速度定数B/A)。膜が厚くなると酸化剤の膜中の拡散が律速になり、膜厚は時間の平方根に比例するようになります(放物線則、速度定数B)。切り替わりの目安は膜厚がA/2程度で、ドライ酸化では数十nm〜100 nm程度です。

ドライ酸化で厚さ数十nm以下の薄い酸化膜をつくるとき、Deal-Groveモデルからずれることとして知られているものはどれか。

  1. A初期の酸化がモデルの予測より速く進む
  2. B酸化がまったく進まない
  3. C酸化膜が導体になる
答えと解説を見る

正解:A. 初期の酸化がモデルの予測より速く進む

Deal-Groveモデルは厚い酸化膜の成長をよく表しますが、ドライ酸化で膜厚が数十nm以下の初期の領域では、実際の酸化がモデルの予測より速く進みます。原因として、薄い膜を通る酸化剤の別の経路や、界面付近の応力の影響などが考えられています。モデルではこの分を初期膜厚(τ、約20 nm相当)として補正しますが、数nmのゲート酸化膜の厚さを決めるには実測による条件出しが欠かせません。

よくある質問

酸化膜を100 nm成長させると、シリコンはどれだけ消費されますか?

約0.44倍の44 nmです。成長した酸化膜のうち約44 nmぶんが元のシリコン表面より下にあり、残りの約56 nmぶんが上に盛り上がります。このツールでは、成長した厚さに0.44を掛けて求めています。

酸化時間を2倍にすると、膜厚も2倍になりますか?

膜が薄い直線則の領域ではほぼ2倍になりますが、膜が厚い放物線則の領域では √2 ≈ 1.4倍にしかなりません。例えば1000 ℃、(100)面のウェット酸化では、1時間で約388 nm、2時間で約610 nmと、その中間の約1.6倍です。

(100)面と(111)面で酸化速度が違うのはなぜですか?

界面の反応速度を表す直線速度定数B/Aが、表面の原子の並び方で変わるためです。(111)面は反応に使える結合が多く、B/Aは(100)面の約1.68倍です。拡散で決まるBは面方位によらないので、膜が厚くなるほど差は小さくなります。

関連する用語

熱酸化 Deal-Groveモデル ドライ酸化 ウェット酸化 LOCOS 界面準位

半導体の計算ツール

ダイ数・歩留まり計算ツールウエハ径・チップサイズ・欠陥密度から、ダイ数・歩留まり・良品1個のコストを計算露光の解像度・焦点深度の計算波長・NA・k1から、解像できる線幅と焦点深度、必要なパターン分割の回数を計算セットアップ・ホールドのタイミング計算クロック周期と遅延から、セットアップ・ホールドの余裕(スラック)と最大周波数を計算MOSFETの電流-電圧特性(ID–VDS)しきい値電圧やW/Lを変えて、ID–VDS特性と動作点(領域・ID・gm・ro)を確かめる問題セットを作る分野と問題数を選ぶだけで、授業や研修で配れるクイズのURLを発行接合温度(Tj)と熱抵抗の計算消費電力と熱抵抗から、チップの接合温度、最大接合温度までの余裕、使える最大電力を計算メモリ帯域幅の計算転送レートとバス幅から、DDR・LPDDR・GDDR・HBMのピーク帯域と実効帯域の目安を計算ADコンバータのSN比と有効ビット数(ENOB)分解能、クロックジッタ、オーバーサンプリングから、ADコンバータのSN比と有効ビット数を計算アムダールの法則と並列化の速度向上並列化できる割合とプロセッサ数から、アムダールの法則とグスタフソンの法則で速度向上率と並列効率を計算キャッシュのアドレス分割と平均メモリアクセス時間容量・ラインサイズ・連想度から、タグ・インデックス・オフセットのビット数と平均メモリアクセス時間を計算CMOS回路の消費電力(動的電力と静的電力)活動率・容量・電圧・周波数とリーク電流から、動的電力と静的電力、DVFSで電圧と周波数を下げたときの電力を計算PN接合の内蔵電位と空乏層幅不純物濃度と逆バイアス電圧から、PN接合の内蔵電位、空乏層幅、最大電界、接合容量を計算LSIの配線のRC遅延配線の金属・幅・厚さ・間隔・比誘電率・長さから、配線の抵抗と容量、分布RC線路の遅延とドライバを含めた遅延を計算位相雑音からRMSジッタへの換算位相雑音のプロファイル(dBc/Hz)を積分して、クロックのRMS位相誤差とRMSジッタを計算PDNの目標インピーダンスとデカップリングコンデンサ電源電圧・許容リップル・電流の変化から目標インピーダンスを求め、デカップリングコンデンサの自己共振周波数と効く周波数範囲を計算