Mode d'assemblage qui empile verticalement les puces et les relie par TSV ou collage hybride. Les interconnexions plus courtes apportent vitesse et faible consommation, mais la dissipation thermique devient un défi.
Nom japonais: 3D実装
« Intégration 3D » apparaît dans 5 questions d'entraînement réparties sur 2 thèmes, dont Packaging avancé (3D et chiplets), Transistors avancés (FinFET et GAA).
Domaine: Packaging avancé (3D et chiplets)
L'intégration 3D empile les puces verticalement et les relie à travers l'empilement plutôt que par le câblage du boîtier ou de la carte. Les vias traversant le silicium (TSV) sont des conducteurs verticaux en cuivre qui traversent le silicium aminci et acheminent signaux et alimentation d'une puce à l'autre, généralement reliés par des micro-bossages (microbumps). Le collage hybride (hybrid bonding) assemble directement deux puces ou plaquettes, en collant les plots de cuivre au cuivre et le diélectrique environnant au diélectrique, sans bossages, ce qui permet des pas de connexion bien plus fins. Les puces peuvent être assemblées plaquette sur plaquette, puce sur plaquette ou puce sur puce.
L'empilement place les puces à quelques dizaines de micromètres les unes des autres, au lieu de quelques millimètres lorsqu'elles sont côte à côte. Des interconnexions plus courtes ont une capacité plus faible : le retard des signaux et l'énergie dépensée pour charger les fils diminuent. Les connexions peuvent être réparties sur toute la face de la puce au lieu d'être alignées sur les bords, ce qui offre bien plus de liaisons parallèles et une large bande passante. L'encombrement diminue aussi. Parmi les exemples courants figurent la DRAM empilée comme la HBM (high bandwidth memory), les capteurs d'image dont la matrice de pixels est collée sur une puce logique, et la mémoire cache supplémentaire empilée sur un processeur.
L'intégration 2,5D place les puces côte à côte sur un substrat intermédiaire, typiquement un interposeur en silicium à câblage fin, et les relie latéralement. L'intégration 3D empile les puces les unes sur les autres. La 2,5D est plus facile à refroidir, car chaque puce peut être en contact avec le diffuseur thermique, tandis que la 3D offre les connexions les plus courtes. Les deux sont souvent combinées : la HBM est elle-même un empilement 3D de puces DRAM sur une puce de base, et plusieurs piles HBM sont placées à côté d'un GPU ou d'un accélérateur sur un interposeur, selon un agencement 2,5D.
L'empilement concentre la puissance sur une petite surface, et la chaleur des puces intérieures doit traverser les couches de collage et le silicium aminci pour atteindre le dissipateur : les températures augmentent, au détriment des performances et de la fiabilité. Un plan de masse thermique, consistant par exemple à placer la puce la plus chaude contre le dissipateur, est indispensable. Les rendements se multiplient aussi : une seule puce défectueuse peut faire mettre au rebut toute une pile ; les puces sont donc testées avant empilement afin de sélectionner des puces connues bonnes (known-good dies), ce qui favorise le collage puce sur plaquette. Les TSV créent par ailleurs des contraintes mécaniques, si bien que les transistors voisins doivent rester hors d'une zone d'exclusion qui les entoure.
Réponse : B. Intégration 3D monolithique (intégration 3D séquentielle)
Dans l'intégration 3D monolithique, après la fabrication du premier niveau de transistors, une nouvelle couche semi-conductrice est formée ou collée en couche mince au-dessus pour y fabriquer le second niveau. Les niveaux peuvent être reliés à l'échelle des vias (quelques dizaines de nm), soit une densité d'interconnexion plus de 10 000 fois supérieure à l'empilement de puces par TSV. Il faut cependant des procédés basse température, environ 500 ℃ ou moins, pour que la chaleur de fabrication du niveau supérieur n'endommage pas le niveau inférieur ni les interconnexions. Le CFET en est une variante.
Réponse : C. L'échauffement dû à la chaleur dégagée par les puces empilées et sa dissipation
L'intégration 3D raccourcit les interconnexions, mais la superposition de puces qui chauffent piège la chaleur, et évacuer celle des puces internes devient difficile. La chaleur dégagée par unité de surface augmente avec le nombre de couches, et elle doit traverser plusieurs couches de collage et de silicium aminci pour s'échapper. La hausse de température dégradant les performances et la fiabilité, la conception thermique est essentielle, par exemple en plaçant la puce la plus dissipative côté dissipateur. Les interconnexions, elles, deviennent plus courtes.
L'intégration 2,5D place les puces côte à côte sur un interposeur et les relie latéralement, tandis que l'intégration 3D empile les puces verticalement et les relie par des TSV ou par collage hybride.
L'évacuation de la chaleur est le défi le plus marquant, car la chaleur des puces intérieures doit traverser d'autres puces et des couches de collage ; la perte de rendement due à une seule puce défectueuse et l'accès pour le test sont aussi des problèmes majeurs.
Un TSV (through-silicon via, via traversant le silicium) est une connexion électrique verticale, généralement en cuivre, qui traverse une puce de silicium amincie afin que signaux et alimentation puissent passer directement vers une puce empilée au-dessus ou en dessous.
Dans l'intégration 3D monolithique, après la fabrication du premier niveau de transistors, une nouvelle couche semi-conductrice est formée ou collée en couche mince au-dessus pour y fabriquer le second niveau.
Quelle méthode d'intégration 3D, sans collage de puces, fab…L'intégration 3D raccourcit les interconnexions, mais la superposition de puces qui chauffent piège la chaleur, et évacuer celle des puces internes devient difficile.
Quel point constitue souvent un défi particulier en intégra…L'intégration 3D empile verticalement les puces et les relie par TSV ou collage hybride.
Quelle différence entre intégration 2.5D et intégration 3D …Il permet d'empiler des puces et de réaliser des milliers de connexions ou plus sur des distances plus courtes qu'avec le câblage par fil ; il est utilisé dans l'intégration 3D, la HBM et les interposeurs silicium.
Quelle définition du TSV (via traversant le silicium) est c…TSV (via traversant le silicium) HBM CFET (FET complémentaire) Intégration 2.5D Interposeur silicium Collage hybride (hybrid bonding) GPU Via Câblage par fil (wire bonding) Interconnexions multicouches