Structure empilant verticalement les transistors nMOS et pMOS. En développement car elle permettrait de réduire fortement la surface des circuits CMOS.
Nom japonais: CFET(相補型FET)
« CFET (FET complémentaire) » apparaît dans 3 questions d'entraînement réparties sur 1 thèmes, dont Transistors avancés (FinFET et GAA).
Domaine: Transistors avancés (FinFET et GAA)
En CMOS conventionnel, chaque porte logique place un transistor nMOS et un transistor pMOS côte à côte : une cellule standard doit donc contenir les deux empreintes ainsi que l'espacement qui les sépare. Un FET complémentaire (CFET) construit un dispositif directement au-dessus de l'autre, typiquement un empilement de nanofeuillets nMOS au-dessus ou en dessous d'un empilement de nanofeuillets pMOS, avec une grille commune qui traverse verticalement les deux. Les deux transistors d'un inverseur partageant la même entrée et la même sortie, les replier en un seul empilement vertical permet de réaliser la même fonction sur près de la moitié de la surface.
Les niveaux supérieur et inférieur nécessitent des métaux de grille de travaux de sortie différents et des épitaxies de source/drain différentes, par exemple du SiGe dopé au bore pour le dispositif p et du silicium dopé au phosphore pour le dispositif n, le tout formé au sein d'une même structure haute. Deux grandes voies sont étudiées : l'intégration monolithique, où les deux niveaux sont structurés en une seule séquence continue, et l'intégration séquentielle, où le niveau supérieur est construit sur une couche collée au-dessus du niveau inférieur achevé. Dans les deux cas, le budget thermique, l'alignement entre niveaux et l'isolation électrique des deux niveaux constituent des difficultés majeures.
Un transistor à nanofeuillets à grille enrobante (GAA) entoure complètement par la grille des feuillets horizontaux empilés, mais les dispositifs n et p restent côte à côte, typiquement à quelques dizaines de nanomètres l'un de l'autre. Un FET forksheet insère entre les feuillets n et p une paroi diélectrique d'une dizaine de nanomètres d'épaisseur environ, ce qui permet de les rapprocher beaucoup, au prix d'une grille qui n'enveloppe chaque feuillet que sur trois côtés. Le CFET supprime entièrement l'espacement latéral n-p en plaçant un dispositif au-dessus de l'autre, c'est pourquoi on le présente généralement comme l'étape qui suit le GAA et le forksheet.
Une fois les transistors empilés, la difficulté est de les atteindre. Les contacts vers le dispositif inférieur doivent passer à côté du dispositif supérieur sans le court-circuiter, et les deux niveaux ont besoin de connexions d'alimentation et de signal dans une cellule qui a rétréci. C'est pourquoi le CFET est souvent évoqué conjointement avec l'alimentation par la face arrière (backside power delivery), qui peut alimenter le niveau inférieur par en dessous tandis que les interconnexions de la face avant gèrent les signaux. Le développement vise une utilisation pratique dans les années 2030, et le schéma de routage compte autant que le transistor lui-même pour y parvenir.
Réponse : B. Il empile verticalement les nMOS et les pMOS pour réduire la surface des cellules
Le CFET empile verticalement les nanofeuillets des nMOS et pMOS formant un circuit CMOS au lieu de les disposer côte à côte, ce qui pourrait permettre de réaliser un circuit de même fonction sur près de la moitié de la surface. Les étapes séparant matériaux et métaux de grille entre n et p sont complexes, et l'accès électrique aux transistors supérieurs et inférieurs constitue aussi un défi. La R&D vise une mise en pratique dans les années 2030.
CFET signifie complementary field-effect transistor (transistor à effet de champ complémentaire). Il désigne une structure dans laquelle les transistors nMOS et pMOS d'un circuit CMOS sont empilés verticalement au lieu d'être placés côte à côte.
Le terme transistor à nanofeuillets GAA décrit la façon dont la grille entoure le canal, les dispositifs n et p restant placés l'un à côté de l'autre. Un CFET conserve des canaux de type nanofeuillet, mais empile les dispositifs n et p l'un sur l'autre pour réduire l'empreinte de la cellule.
Dans une porte CMOS, le nMOS et le pMOS partagent entrées et sorties : l'essentiel de la surface sert donc à placer côte à côte deux dispositifs et l'espace qui les sépare. Empiler l'un sur l'autre supprime cette duplication latérale et ne laisse qu'environ une empreinte de dispositif par paire n-p.
Le CFET empile verticalement les nanofeuillets des nMOS et pMOS formant un circuit CMOS au lieu de les disposer côte à côte, ce qui pourrait permettre de réaliser un circuit de même fonction sur près de la moitié de la surface.
Quelle est la caractéristique du CFET (Complementary FET), …Le CFET en est une variante.
Quelle méthode d'intégration 3D, sans collage de puces, fab…La grille n'entoure les feuillets que sur trois côtés, ce qui le distingue du GAA ; il est candidat pour la génération située entre le GAA et le CFET.
Quelle structure rapproche les nanofeuillets nMOS et pMOS e…GAA (grille enrobante, gate-all-around) CMOS Intégration 3D TSV (via traversant le silicium) DTCO (co-optimisation conception-technologie) EOT (épaisseur d'oxyde équivalente) FD-SOI (SOI totalement déplété) FinFET Fluctuation aléatoire des dopants (RDF) Gate-last (grille métallique de remplacement)