Flot de conception de circuits intégrés et EDA

Dans les contraintes temporelles (SDC), quel paramètre spécifie la marge retranchée de la période d'horloge pour tenir compte notamment de la gigue et du skew estimés de l'horloge ?

  1. AIncertitude d'horloge (clock uncertainty)
  2. BDose
  3. CRapport d'aspect
Afficher la réponse et l'explication

Réponse : A. Incertitude d'horloge (clock uncertainty)

L'incertitude d'horloge est le réglage qui retranche, comme marge dans l'analyse temporelle, l'effet de la gigue d'horloge et du skew estimé avant placement-routage. Par exemple, avec une période de 1 ns et une incertitude de 50 ps, la donnée doit arriver en 0,95 ns. La valeur est ajustée selon l'avancement de la conception ; après placement-routage, elle est remplacée par le skew calculé à partir de l'arbre d'horloge réel, seule la gigue étant conservée. La dose et le rapport d'aspect sont des termes de fabrication.

S'entraîner sur ce thème Retour au thème

Autres questions sur Flot de conception de circuits intégrés et EDA

  1. En analyse temporelle statique, comment appelle-t-on la méthode qui recalcule en détail, pour les chemins en violation, le résultat souvent pessimiste de l'analyse ordinaire en suivant la propagation réelle des signaux, afin d'éliminer les marges superflues ?
  2. En conception de circuits analogiques, quelle méthode applique de façon aléatoire et répétée les variations des caractéristiques des transistors dues à la fabrication, pour estimer la distribution des performances et le rendement ?
  3. Parmi les méthodes de simulation logique, laquelle ne calcule que les parties affectées lorsqu'un signal change de valeur (événement) ?
  4. Quel est l'ordre correct du flot de conception d'un LSI numérique courant ?
  5. Quelle description de la synthèse logique est correcte ?

Comparatifs sur ce thème