Dans la vérification en SystemVerilog, quelle méthodologie standard sert à construire des environnements de test (bancs de test) facilement réutilisables ?

Réponse : C. UVM (Universal Verification Methodology)

UVM est une méthodologie standard et une bibliothèque de classes pour construire en SystemVerilog des bancs de test par assemblage de composants (driver qui applique les entrées, moniteur qui observe les sorties, scoreboard qui compare aux valeurs attendues, etc.). Les composants sont réutilisables pour vérifier d'autres conceptions, et la génération d'entrées aléatoires contraintes ainsi que la collecte de couverture s'intègrent facilement. Elle est normalisée sous IEEE 1800.2. OPC et CMP sont des techniques de fabrication.