穿隧效應是什麼？電子穿過薄牆的原理與晶片中的影響

生活中的例子

用手機拍的照片，存在快閃記憶體裡。每寫入一張照片，晶片裡的電子就會穿過一層不導電的薄膜。關掉電源照片也不會消失，是因為平常電子幾乎無法通過這層膜。

同樣的現象也會帶來麻煩。在負責計算的晶片（例如CPU）中，電子會穿過電晶體的薄絕緣層，造成漏電。2007年英特爾更換了這層膜的材料，舊材料已經用了40年以上。目的就是減少這種漏電。

兩者都是量子力學中稱為穿隧效應的現象。本文先說明電子穿牆的原理，再看它在晶片的哪些地方發揮作用。

原理1：電子眼中的「牆」

電晶體的閘極下方，有一層不導電的薄膜。長久以來，這層膜用的是讓矽氧化而成的二氧化矽（SiO₂）。從矽中的電子來看，這層膜是一道有高度的「能量牆」。

牆的高度，用電子要進入膜中所缺少的能量來表示。單位eV（電子伏特）是1個電子被1 V的電壓推動時得到的能量。在矽與二氧化矽的交界，牆高約3.1 eV。

室溫下，熱給電子的能量大約是0.026 eV。牆的高度是它的100倍以上。計算靠熱越過牆的電子比例，會小於10的50次方分之1，實際上等於零。

即使如此，膜很薄時，確實有電流流過。電子不是越過牆，而是穿過牆。就像不翻過山，而是經由隧道到達另一邊，所以稱為穿隧效應。

原理2：電子表現得像波

電子是很小的粒子，但也具有波的性質。讓電子射向晶體，會像光和聲音一樣，出現波互相加強或減弱的圖樣。這項發現獲得了1937年的諾貝爾物理學獎。

為了簡單起見，這裡把電子的波想成「表示在該處找到電子的可能性的波」。波越大的地方，找到電子的機率越高。精確來說，波大小的平方才是機率的參考。

這個波撞上能量不足的牆時，不會在牆的表面戛然而止。它會稍微滲入牆中。滲入的部分不再振動，越往深處越弱。這種減弱就像一再乘上同一個比例，稱為指數式的減弱。

牆很厚時，波在中途就幾乎消失了。但牆很薄時，到了另一側還會留下一點波。留下的波在牆的另一邊，又變回振動的波繼續前進。這就是「電子以某個機率出現在牆的另一邊」的意思。其餘大部分會被反彈回來。

這個想法來自1920年代建立的量子力學。1928年，有人用它說明了「對金屬加上強電場時，電子會飛出來」的現象。提出這個說明的是富勒與諾德海姆，後面談快閃記憶體時還會出現。

原理3：決定穿過機率的3個因素

波在牆中減弱的速度，由不足的能量（牆的高度）與粒子的質量決定。兩者越大，減弱得越快。更精確地說，減弱的速度與「不足的能量 × 質量」的平方根成正比。

穿過的機率，大致可以寫成下面的形式。ħ（讀作h-bar）是量子力學中出現的極小常數。exp(−3)的意思是「約2.7分之1乘3次的值」，括號裡是相乘的次數。

穿過的機率 ≈ exp(−2 × 厚度 × √(2 × 質量 × 不足的能量) ÷ ħ)

相乘的次數與厚度成正比。所以厚度只要稍微改變，機率就會變成好幾倍、幾十倍。高度與質量在平方根裡，就算變成4倍，次數也只變成2倍。即使如此，次數一增加，機率就以數量級減少，所以影響仍然很大。這個式子是四方形的牆、穿過機率很小時的參考，省略了細部的係數。

從數字來看：絕緣層薄0.3 nm會怎樣？

用原理3的式子，來估算電子穿過二氧化矽膜的機率。牆高設為約3.1 eV。膜中的電子，表現得好像比一般的電子輕。這個表觀的質量稱為有效質量。常用的是與測量相符的值，即一般電子的0.4至0.5倍。

1. 厚度每增加0.1 nm，穿過的機率約變為3至4分之1
2. 薄0.2 nm，機率約變為10至13倍
3. 薄0.3 nm，也就是從1.5 nm變成1.2 nm，機率約變為30至50倍

0.3 nm大約是構成膜的原子1層的厚度。只薄了1層原子，漏電就變成幾十倍。厚1.2 nm的膜，電子撞上一次就穿過的機率，大約是幾百萬分之1。看起來很小，但膜不斷受到大量電子撞擊，所以會成為無法忽視的電流。

這是電壓很低、牆維持四方形時，只看機率部分的粗略估算。實際的漏電流，也會隨施加的電壓、膜的品質、撞上牆的電子數而改變。即使如此，漏電隨厚度呈指數變化這件事，已經由測量證實（例如IBM在1997年的研究）。

在晶片中的作用1：閘極絕緣層與High-k

把電晶體做小時，閘極的絕緣層也一路變薄。膜越薄，閘極電壓越能強力吸引下方的電子，小電晶體也能確實切換開與關。英特爾2002年發表的90 nm世代，膜厚1.2 nm，大約5層原子。下一個65 nm世代（2004年發表），厚度仍是1.2 nm。

到這裡就不再變薄，是因為如同前面的數字，再薄下去漏電會急遽增加。漏出的電流在不使用時也會浪費電力，還會讓晶片發熱。

於是想到的辦法是換材料。閘極吸引電子的力量，不只取決於膜厚，也取決於膜儲存電荷的能力（介電常數）。介電常數高的材料，稱為High-k（高介電常數）材料。含鉿的氧化物，介電常數是二氧化矽的5倍以上。

介電常數是5倍的話，用約5倍厚的膜就能得到相同的吸引力（這裡省略了墊在下面的薄層）。很多High-k材料對電子來說的牆，比二氧化矽低一些。即使如此，厚度能加到好幾倍的效果大得多。因為在原理3的式子中，厚度直接起作用，高度只透過平方根起作用。

英特爾在2007年1月發表，45 nm世代將使用鉿系的High-k膜與金屬閘極。產品在同年11月推出。根據發表，漏電不到二氧化矽的10分之1。2020年代的先進電晶體，仍在使用這個組合。

在晶片中的作用2：快閃記憶體的寫入與抹除

快閃記憶體的單元，是把電子關在由絕緣層包圍的小「房間」裡，來記住0和1。詳細說明請見「記憶體和儲存空間有什麼不同？」。電子流過的路徑稱為通道，通道與房間之間的膜稱為穿隧氧化層。

這層膜要在沒有電源時把電子關住好幾年，所以做得比閘極絕緣層厚得多。這裡舉例設為厚8 nm。不加電壓時，依原理3的式子，穿過的機率小於10的−40次方。如果是理想的膜，電子幾乎不會逃走。

在大容量的NAND型快閃記憶體中，寫入時會對上方的閘極加上20 V左右的高電壓（數值依產品而不同）。於是膜中產生強電場（電壓的斜率），牆變得傾斜。比電子的能量還高的那部分牆，只剩入口附近約3 nm。這是以電場約每1 nm 1 V（10 MV/cm）為例時的值。

像這樣只穿過傾斜的牆的一部分而流動的電流，稱為FN 穿隧電流（富勒–諾德海姆穿隧）。像閘極絕緣層的漏電那樣，穿過四方形牆整個厚度的情形稱為直接穿隧，兩者有所區別。FN穿隧要穿過的距離由電場決定，所以對電場非常敏感。以相同前提估算，電場只要減弱20%，穿過的機率就降到幾百分之1。抹除時，把電壓方向反過來，減少房間裡的電子。

讀取時加的電壓比寫入低得多，所以電子幾乎不會移動。不過，每次電子在強電場下穿過膜，膜都會一點一點受損。可改寫的次數有上限，就是這個原因。

在晶片中的作用3：縮得太小的電晶體

電子從源極進入電晶體，從汲極離開。電晶體關閉時，兩者之間有一道能量牆。在現在的電晶體中，靠熱越過這道牆的電子，是漏電流的主要原因之一。但當牆的寬度（大約是閘極長度）縮短到幾nm，電子就開始穿過牆。這樣一來，即使想用閘極關閉，也很難擋住電流。

2019年的一項模擬，研究了閘極從四面包圍的矽電晶體。閘極長度3 nm時，電流大部分來自穿隧。6 nm時影響很小。這只是一個計算例子，結果會隨形狀與材料改變。IBM在2021年發表的「2nm」試作晶片，閘極長度也還有12 nm。

另一方面，另一種形式的穿隧效應，在現在的晶片中已經是漏電的原因。例如GIDL（閘極引發汲極漏電），它發生在閘極與汲極重疊處的強電場中。在DRAM保存資料等方面，它會造成問題。

在晶片中的作用4：以穿隧效應為主角的元件

江崎二極體

1957年，江崎玲於奈在東京通信工業（現在的索尼）研究兩種半導體相接的部分（PN接面）。那是在鍺中加入非常多雜質的接面。他發現交界的牆變得非常薄，電子會穿過去流動，並在1958年發表論文。在某個範圍內，它會出現電壓升高、電流反而減少，與一般相反的行為。這項發現促成了江崎二極體，他因此與賈埃弗、約瑟夫森共同獲得1973年諾貝爾物理學獎。

穿隧場效電晶體（TFET）

一般的電晶體，利用的是靠熱越過牆的電子。所以在室溫下，要讓電流變成10倍，閘極電壓至少需要約60 mV。這個下限來自熱讓電子能量分布的方式（費米分布與波茲曼分布）。穿隧場效電晶體用閘極來控制接面交界處的穿隧，就像江崎二極體那樣，稱為能帶間穿隧。因為不是靠熱越過牆，原理上不受這個限制。不過，能流過的電流很小是一大課題，到2020年代仍在研究階段。

掃描穿隧顯微鏡（STM）

1981年，IBM蘇黎世研究所的賓寧與羅雷爾，讓一種新的顯微鏡運作起來。它利用細針與樣品之間的縫隙中流過的穿隧電流，來觀察表面。縫隙改變0.1 nm，電流就變化將近10倍，所以連1個原子大小的凹凸都看得出來。兩人獲得了1986年諾貝爾物理學獎。用磁性記住資料的MRAM也利用穿隧。它的記憶元件磁性穿隧接面，讓電流穿過厚約1 nm的牆。

常見的誤解

進一步學習

• 閘極膜的用語：High-k／金屬閘極 / EOT（等效氧化層厚度）（把High-k膜換算成二氧化矽的厚度）
• 快閃記憶體與元件的用語：FN 穿隧電流 / 浮動閘極 / 穿隧二極體（江崎二極體） / 次臨界擺幅
• 用表格看差異：平面式MOSFET與FinFET的差異 / NAND型與NOR型快閃記憶體的差異 / MRAM、ReRAM、PCM、FeRAM的差異 / 靜態功耗與動態功耗的差異
• 用圖來看：n通道MOSFET的剖面（可以改變閘極電壓試試看）
• 相關解說：「費米分布和波茲曼分布是什麼？」（靠熱越過牆的電子與每10倍60 mV） / 「記憶體和儲存空間有什麼不同？」