Nederlands
Menu

Timinganalyse en CDC

Welke combinatie van corners waarin bij STA respectievelijk setup en hold hoofdzakelijk worden gecontroleerd, is juist?

  1. ASetup in de snelle corner (snelle transistors, hoge voedingsspanning), hold in de trage corner (trage transistors, lage voedingsspanning)
  2. BSetup in de trage corner (trage transistors, lage voedingsspanning), hold in de snelle corner (snelle transistors, hoge voedingsspanning)
  3. CAls beide alleen in de typische (typ) corner worden gecontroleerd, is ook de spreiding van seriematig geproduceerde chips afgedekt
Antwoord en toelichting tonen

Antwoord: B. Setup in de trage corner (trage transistors, lage voedingsspanning), hold in de snelle corner (snelle transistors, hoge voedingsspanning)

Een setupovertreding treedt op als de data te traag is, dus de trage corner, waar de vertraging het grootst is, is het slechtste geval. Een holdovertreding treedt op als de data te snel is, dus de snelle corner, waar de vertraging het kleinst is, is het slechtste geval. In werkelijkheid verandert tegelijk ook de vertraging van het klokpad, dus beide controles worden in meerdere corners uitgevoerd. In geavanceerde processen kan temperatuurinversie optreden, waarbij een lage temperatuur juist trager is, dus ook bij de keuze van de temperatuur is voorzichtigheid nodig. Met alleen typ wordt de spreiding van seriematig geproduceerde chips niet afgedekt.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Als OCV-derating worden bij de setupanalyse de vertragingen van het verzendende klokpad en van het datapad met 1,1 vermenigvuldigd en die van het ontvangende klokpad met 0,9. Hoe groot is de setup-slack bij een verzendend klokpad van 1,0 ns, een datapad (inclusief clock-to-output) van 1,5 ns, een ontvangend klokpad van 1,0 ns (geen gemeenschappelijk deel), een periode van 3,0 ns en een setuptijd van 0,1 ns?
  2. Welke beschrijving van CRPR (verwijdering van het pessimisme van het gemeenschappelijke pad), die bij STA met OCV-derating wordt toegepast wanneer het verzendende en het ontvangende klokpad tot een bepaald punt gemeenschappelijk zijn, is juist?
  3. In een schakeling die op een klok met een periode van 2,0 ns werkt, is er een pad met een aankomsttijd van de data (som van clock-to-output-vertraging en vertraging van de combinatorische logica) van 3,3 ns en een setuptijd van 0,1 ns. Omdat dit pad maar eens per 2 cycli hoeft over te nemen, is een setup-multicycle path van 2 ingesteld. Hoe groot is de setup-slack?
  4. Als het setup-multicycle path op N (N ≥ 2) wordt ingesteld, wordt voor hold gewoonlijk een multicycle path van N − 1 ingesteld. Wat is de juiste reden daarvoor?
  5. Voor welk pad is het instellen van een false path (set_false_path) passend?